ARM®Cortex®-A9 MPCoreテクニカルリファレンスマニュアル

腕

皮質

-A9 MPコア

改訂：r4p1

テクニカルリファレンスマニュアル

ARM 100486_0401_10_ja

腕

皮質

-A9 MPコア

テクニカルリファレンスマニュアル

リリース情報

ドキュメント履歴

発行日の機密保持の変更

r0p0の2008年4月4日機密ではない最初のリリース

r0p1の最初のリリース

r1p0の初版リリース

2009年10月2日非機密扱いr2p0の最初のリリース

2009年11月27日非機密扱いr2p0の2回目のリリース

r2p2の最初のリリース

G3 2011年7月19日機密ではないr3p0の最初のリリース

2012年3月23日機密ではないr4p0の最初のリリース

2012年6月15日機密ではないr4p1の最初のリリース

DITAに変換されました。伝票番号が100486に変更されました。

r4p1の2番目のリリース

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損害

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いつでも予告なしに。

これらの条項に含まれる条項のいずれかが、これを対象とする署名済みの書面による合意の条項のいずれかと矛盾する場合

ARMと共同で文書化した後、署名された書面による合意がこれらの用語の矛盾する条項に優先し、優先されます。

この文書は便宜上他の言語に翻訳されるかもしれません、そして、あなたは両者の間に矛盾があるならばあなたは同意する

本文書の英文版およびその翻訳文、英文版の本規約の条項が優先するものとします。

腕

皮質

-A9 MPコア

機密ではない

でマークされた言葉とロゴ

または™は、ARM Limitedまたはその関連会社のEUおよび/またはにおける登録商標または商標です。

他の場所で。全著作権所有。この文書に記載されている他のブランドと名前は、それぞれの商標です。

オーナー http://www.arm.com/about/trademark-usage-guidelines.phpでARMの商標使用ガイドラインに従ってください。

ARM限定。会社02557590はイギリスで登録されています。

110 Fulbourn Road、ケンブリッジ、イギリスCB1 9NJ。

LES-PRE-20349

機密保持ステータス

この文書は機密事項ではありません。この文書を使用、コピー、および開示する権利は、米国の

ARMとARMがこのドキュメントを配布した当事者との間で締結された契約の条件に従う。

無制限アクセスはARMの内部分類です。

製品の状況

この文書に記載されている情報は最終的な、すなわち開発された製品のためのものです。

ウェブアドレス

http://www.arm.com

腕

皮質

-A9 MPコア

機密ではない

内容

腕

皮質

-A9 MPCoreテクニカルリファレンス

マニュアル

序文

この本について............................................... ....... ......................................... ........... 7

フィードバック............................................... .............................................. ................. 10

第1章;序章

1.1 Cortex-A9 MPCoreプロセッサについて.......................................... ...................... 1-12

1.2コンプライアンス............................................. .............................................. ............ 1-14

1.3設定可能なオプション............................................. ........................................... 1 -15

1.4テスト機能............................................. .............................................. ........... 1-16

1.5プライベートメモリ領域...................................... ...................................... 1-17

1.6インタフェース............................................. ............................................. .............. 1-19

1.7 MPコアの考慮事項............................................. ............................................... 1-20

1.8製品のドキュメントとデザインフロー......................................... ...................... 1-21

1.9製品の改訂............................................. ... ............................................. ... 1-23

第2章スヌープコントロールユニット

2.1 SCUについて........................................... ...... ......................................... ........ 2-25

2.2 SCUレジスタ........................................... .............................................. ......... 2-26

2.3 AMBA AXIマスタポートインタフェース....................................... .......................... 2-36

2.4アクセラレータコヒーレンシポート...................................... ............................................... 2-44

2.5 WFE / SEVを使用した外部エージェントとのイベント通信

機密ではない

第3章割り込みコントローラ

3.1割り込みコントローラについて......................................... ............................... 3-48

3.2セキュリティ拡張機能のサポート............................................ ......................................... 3-50

3.3ディストリビュータレジスタの説明........................................... ........................................... 3-51

3.4割り込みインタフェースレジスタの説明....................................... ................................... 3-60

第4章グローバルタイマ、プライベートタイマ、およびウォッチドッグレジスタ

4.1プライベートタイマーとウォッチドッグブロックについて..................................... ................ 4-63

4.2プライベートタイマとウォッチドッグレジスタ....................................... ........................................... 4-64

4.3グローバルタイマーについて........................................... ................................................... 4-70

4.4グローバルタイマレジスタ......................................... ..................................................... 4- 71

第5章クロック、リセット、および電源管理

5.1時計.............................................. .............................................. .................... 5-76

5.2リセット............................................ .......... ...................................... .................. 5-77

5.3電源管理............................................. ......................................... 5 -81

第6章デバッグ

6.1外部デバッグインタフェース信号....................................... ........................... 6-87

6.2 Cortex-A9 MPCore APBデバッグインタフェースとメモリマップ

付録A信号の説明

A.1クロックおよびクロック制御信号..................................... .......................... Appx-A-91

A.2制御信号のリセットとリセット..................................... ........................ Appx-A-92

A.3割り込み......................................... .............................................. ........ Appx-A-94

A.4設定信号........................................ ..................................付録A-95

A.5セキュリティ制御信号........................................ .............................. Appx-A-97

A.6 WFEおよびWFIスタンバイ信号....................................... .......................... Appx-A-98

A.7電源管理信号....................................... ............................ Appx-A-99

A.8 AXIインターフェイス......................................... .. .......................................... Appx -A-101

A.9性能監視信号....................................... .................... Appx-A-110

A.10例外フラグ信号..................................... ............................ Appx-A-111

A.11パリティエラー信号.................................. ................................ Appx-A-112

A.12 MBISTインターフェース....................................... ........................................付録A-113

A.13スキャンテスト信号.................................. ............................................ Appx- A-114

A.14外部デバッグインタフェース............................ ............................ Appx-A-115

A.15 PTMインターフェース信号..................................... ................................ Appx-A-119

付録B改訂

B.1改訂............................................ .... ........................................... .... Appx-B-123

機密ではない

序文

この序文ではARMについて紹介します。

皮質

-A9 MPCoreテクニカルリファレンスマニュアル。

内容は次のとおりです。

• 7ページのこの本について。

• 10ページのフィードバック。

機密ではない

この本について

この本は皮質のためのものです

-A9 MPコア。Cortex-A9 MPCoreは、1〜4個で構成されています。

Cortex-A9プロセッサとSnoop Control Unit （SCU）および他の周辺機器。

製品改訂ステータス

RのM p個のN個の識別子は、本書に記載されている製品のリビジョンステータスを示し、例えば、R 1、P 2、

ここで、

r m製品のメジャーリビジョンを識別します。たとえば、r1です。

p n製品のマイナーリビジョンまたはモディフィケーションステータス（p2など）を識別します。

対象とする訪問者

この本は、Cortexを実装しているハードウェアおよびソフトウェアエンジニアを対象としています。

-A9システム設計の

マニュアルでは、Cortex-A9 MPCoreの外部機能について説明しています。それは情報を提供します

設計者がプロセッサをターゲットシステムに統合できるようにします。

この本を使う

この本は以下の章で構成されています。

第1章;序章

この章では、Cortex-A9 MPCoreプロセッサとその機能について説明します。

第2章スヌープコントロールユニット

この章では、Snoop Control Unit （SCU）について説明します。

第3章割り込みコントローラ

この章では、割り込みコントローラの実装定義の機能について説明します。

第4章グローバルタイマ、プライベートタイマ、およびウォッチドッグレジスタ

この章では、タイマとウォッチドッグレジスタについて説明します。

第5章クロック、リセット、および電源管理

この章では、Cortex-A9のクロック、リセット、および電源管理機能について説明します。

MPCore

第6章デバッグ

この章では、Cortex-A9 MPCoreデザインにおけるデバッグとトレースの考慮事項について説明します。

付録A信号の説明

この付録では、Cortex-A9 MPCore信号について説明します。

付録B改訂

この付録では、本書のリリースされた号の技術的な変更点について説明します。

用語集

ARM用語集は、ARMのマニュアルで使用されている用語の一覧とそれらの定義です。

条項。ARMの用語集には、ARMの意味でない限り業界標準の用語は含まれていません。

一般に認められている意味とは異なります。

詳細については、ARMの用語集を参照してください。

表記規約

イタリック

特別な用語を紹介し、相互参照を示し、引用を示します。

大胆な

メニュー名などのインターフェース要素を強調表示します。信号名を表します。用語にも使われる

必要に応じて、説明的なリストにします。

序文

この本について

機密ではない

等幅

コマンド名、ファイル名、プログラム名など、キーボードで入力できるテキストを示します。

そしてソースコード。

等幅

コマンドまたはオプションに使用できる省略形を示します。下線付きのテキストを入力できます

完全なコマンド名またはオプション名の代わりに。

等幅イタリック

引数が特定の値に置き換えられるモノスペーステキストへの引数を示します。

等幅太字

サンプルコードの外部で使用された場合、言語キーワードを表します。

<and>

コードまたはコードの一部に現れるアセンブラ構文の置き換え可能な用語を囲みます。

例えば：

MRC p15、0、<Rd>、<CRn>、<CRm>、<Opcode_2>

小さな首都

本文中で、特定の技術的意味を持ついくつかの用語に使用されています。

ARM用語集。たとえば、「実装定義」、「実装固有」、「不明」、

予測不能です。

タイミング図

次の図は、タイミング図で使用されているコンポーネントを説明しています。変化が起こると、

明確なラベルがあります。図に明示されていないタイミング情報を想定してはいけません。

網掛けのバス領域と信号領域は定義されていないため、バスまたは信号は網掛け領域内の任意の値をとることができます。

当時の面積。実際のレベルは重要ではなく、通常の運用には影響しません。

クロック

HIGHからLOWへ

トランジェント

HIGH / LOWからHIGH

バス安定

ハイインピーダンスへのバス

バスの乗り換え

安定したバスへの高インピーダンス

図1タイミング図の表記規則

シグナル

信号の規則は次のとおりです。

信号レベル

アサートされた信号のレベルは、その信号がアクティブHIGHかアクティブLOWかによって異なります。

アサートされたとは

•アクティブHIGH信号の場合はHIGH。

•アクティブLOW信号の場合はLOW。

小文字のn

信号名の最初または最後には、アクティブLOW信号を示します。

追加の読み物

この本には、この製品に固有の情報が含まれています。その他については以下の文書を参照してください。

関連参照

1.3 1-15ページの構成可能なオプション。

1.1.2構成例

マルチプロセッサ構成例を示す図。

1はじめに

1.1 Cortex-A9 MPCoreプロセッサについて

機密ではない

CPU0

AXI RW

64ビットバス

AXI RW

64ビットバス

奴隷0

プライベートタイマー

と番犬

CPU1

奴隷1

プライベートタイマー

と番犬

CPU2

奴隷2

プライベートタイマー

と番犬

CPU3

奴隷3

プライベートタイマー

と番犬

割り込み

コントローラ

アクセル

コヒーレンシ

ポート（ACP）

（オプション）

マスター0マスター1（オプション）

アドレスフィルタリング機能

タグ管理

タグRAM

スヌープ制御装置（SCU）

命令、データ、およびコヒーレンシバス命令、データ、およびコヒーレンシバス

キャッシュする

キャッシュ転送

スヌープフィルタリング

キャッシュラインディレクトリ

（重複したCPUタグ

RAM）

グローバルタイマー

L2メモリ

Cortex-A9 MPコア

図1-1マルチプロセッサ構成の例

注意

Cortex-A9 MPCoreプロセッサ設計では、Cortex-A9プロセッサを1つだけ実装することが可能です。に

この構成でも、SCUは提供されています。ACPと追加のマスターポートは、まだ入手可能です。

設定オプション

1はじめに

1.1 Cortex-A9 MPCoreプロセッサについて

機密ではない

1.2コンプライアンス

Cortex-A9プロセッサは、いくつかの仕様に準拠、または実装しています。このマニュアル

アーキテクチャリファレンスマニュアル、アーキテクチャ仕様、プロトコル仕様、および

関連する外部規格これらの情報源からの情報は複製されません。

このセクションには、以下のサブセクションがあります。

• 1.2.1 ARMアーキテクチャ1-14ページ。

• 1.2.2アドバンストマイクロコントローラバスアーキテクチャ1-14ページ。

• 1.2.3プログラムフローのトレースアーキテクチャ1-14ページ。

• 1.2.4デバッグアーキテクチャ1-14ページ。

• 1.2.5ジェネリック割り込みコントローラのアーキテクチャ（1-14ページ）。

1.2.1 ARMアーキテクチャ

Cortex-A9プロセッサは、以下のいくつかを含むARMv7-Aアーキテクチャプロファイルを実装しています。

アーキテクチャの拡張

これらのアーキテクチャ拡張は次のとおりです。

整数型および浮動小数点型のアドバンストシングルインストラクションマルチプルデータ（SIMD）アーキテクチャ拡張

点ベクトル演算

• 浮動小数点演算用の Vector Floating-Point version 3 （VFPv3）アーキテクチャ拡張。

IEEE 754規格に完全に準拠しています。

•セキュリティを強化するためのセキュリティ拡張。

•マルチプロセッシングマルチプロセッシング機能のための拡張。

ARMを見る

アーキテクチャリファレンスマニュアル、ARMv7-AおよびARMv7-Rエディション。

1.2.2アドバンストマイクロコントローラバスアーキテクチャ

Cortex-A9プロセッサはAMBA 3プロトコルに準拠しています。

AMBAを見る

AXIプロトコル仕様。

1.2.3プログラムフロートレースのアーキテクチャ

Cortex-A9プロセッサは、プログラムフローに基づいてプログラムトレースマクロセル（PTM）を実装しています。

Trace （PFT）v1.0アーキテクチャプロファイル。

CoreSightを見る

™

プログラムフローのトレースアーキテクチャ仕様。

1.2.4デバッグアーキテクチャ

Cortex-A9プロセッサは、ARMv7デバッグアーキテクチャプロファイルを実装しています。

セキュリティ拡張機能とCoreSight CoreSightアーキテクチャ仕様を参照してください。

1.2.5汎用割り込みコントローラのアーキテクチャ

Cortex-A9プロセッサは、ARM 汎用割り込みコントローラ（GIC）v1.0アーキテクチャを実装しています。

プロフィール。

1はじめに

1.2コンプライアンス

機密ではない

1.3設定可能なオプション

Cortex-A9 MPCoreプロセッサ構成可能オプションのリスト。

表1-1 Cortex-A9 MPCoreプロセッサの設定可能なオプション

機能オプション

Cortex-A9プロセッサ1〜4

Cortex-A9プロセッサあたりの命令キャッシュサイズ16KB、32KB、または64KB

Cortex-A9プロセッサあたりのデータキャッシュサイズ16KB、32KB、または64KB

Cortex-A9プロセッサあたり64、128、256、または512エントリのTLBサイズ

Cortex-A9プロセッサあたりのBTACサイズ512、1024、2048、または4096エントリ

GHBサイズ1024、2048、4096、8192、または16384の記述子

Cortex-A9プロセッサごとの命令マイクロTLB 32または64エントリ

Cortex-A9プロセッサごとにNEONテクノロジを備えたメディア処理エンジン含まれているかどうか

ある

Cortex-A9プロセッサごとのFPU

Cortex-A9プロセッサごとのプリロードエンジン含まれているかどうか

Cortex-A9プロセッサあたりのプリロードエンジンFIFO内のエントリ数16、8、または4

ジャゼル

Cortex-A9プロセッサごとのDBX拡張完全または自明

Cortex-A9プロセッサごとのプログラムトレースマクロセル（PTM）インタフェース

電源オフおよび休止モードのラッパーが含まれているかどうか

パリティエラー検出のサポート有無

ARM_BIST含まれるかどうか

マスターポート1または2

アクセラレータコヒーレンシポート1、含まれるかどうか

共有ペリフェラル割り込み（SPI）0〜244、32ステップ

ある

浮動小数点演算のサポートを含みます。このオプションが実装されている場合は、FPUオプションも実装できません。

このオプションが実装されている場合、NEONテクノロジオプションを使用したメディア処理エンジンも実装できません。

ARM

皮質

-A9テクニカルリファレンスマニュアルでは、パリティエラー方式について説明しています。参照してくださいA.11パリティエラー信号ページAPPX-A-112上のの説明については、

信号。

8192または16384エントリのGHB構成を実装している場合、パリティエラー検出はGHB RAMでサポートされません。

1はじめに

1.3設定可能なオプション

機密ではない

1.4テスト機能

Cortex-A9プロセッサは、ATPGとMBISTの両方を使用してテストするためのテスト信号を提供します。

Cortex ‐ A9プロセッサとそのメモリアレイ

皮質を見る

-A9 MBISTコントローラテクニカルリファレンスマニュアル。

関連参照

付録A信号の説明（付録A -90）。

1はじめに

1.4テスト機能

機密ではない

1.5プライベートメモリ領域

Cortex-A9 MPCore内のすべてのCortex-A9プロセッサからアクセス可能なすべてのレジスタは2つにグループ化されています

専用の内部バスを介してアクセスされる連続4KBページ。これらのページのベースアドレスは

ピンPERIPHBASE [31:13]で定義されます。

Cortex-A9 MPCoreグローバルコントロールおよびペリフェラルは、メモリマップ転送を介してアクセスする必要があります

Cortex-A9 MPCoreプライベートメモリ領域へ。

これらのレジスタに使用されるメモリ領域は、変換時にDeviceまたはStrongly-orderedのマークを付けなければなりません。

テーブル

プライベートメモリ領域へのアクセスはリトルエンディアンのみです。

単一のロード/ストア命令でこれらのレジスタにアクセスしてください。複数のアクセスをロードまたは保存すると中止される

要求元のCortex-A9プロセッサに送信すると、Fault Status RegisterにこれがSLVERRとして表示されます。

次の表に、プライベートメモリ領域の許容アクセスサイズを示します。

表1-2プライベートメモリ領域の許容アクセスサイズ

専用メモリ領域アクセス許可サイズ

バイトハーフワードワード

グローバルタイマー、プライベートタイマー、およびウォッチドッグ

いいえいいえはいいいえ

SCUレジスタはいいいえはいいいえ

Cortex-A9プロセッサ割り込みインタフェース

割り込み分配器

注意

ハーフワードまたはダブルワードのアクセスにより、要求元のCortex-A9プロセッサとFaultが中断されます。

ステータスレジスタはこれをSLVERRとして示します。

ストローブがすべて設定されていないワードアクセスは、要求元のCortex-A9プロセッサおよびアボートプロセッサへのアボートを引き起こします。

障害状態ﾚｼﾞｽﾀはこれをSLVERRとして示します。

アクセラレータコヒーレンシポート（ACP）は、このメモリ領域内のレジスタのいずれかにアクセスすることはできません。

次の表は、このベースに対するCortex-A9 MPCoreプロセッサのレジスタアドレスを示しています。

住所。

表1-3 Cortex-A9 MPCoreプライベートメモリ領域

からのオフセット

ペリベース[31:13]

周辺機器の説明

0x0000 - 0x00FC SCUレジスタ第2章スヌープコントロールユニット（2-24ページ）

0x0100 - 0x01FF 割り込みコントローラ

インターフェース

3-47ページの第3章割り込みコントローラ

0x0200 - 0x02FF グローバルタイマーグローバルタイマー約4.3 4-72ページの

0x0300 - 0x03FF - -

0x0400 - 0x04FF - -

0x0500 - 0x05FF - -

1はじめに

1.5プライベートメモリ領域

機密ではない

表1-3 Cortex-A9 MPCoreプライベートメモリ領域（続き）

からのオフセット

ペリベース[31:13]

周辺機器の説明

0x0600 - 0x06FF プライベートタイマ、

ウォッチ・ドッグス

4.2プライベートタイマとウォッチドッグレジスタ（4-64ページ）

0x0700 - 0x07FF 予約ダブルワードおよびハーフワードアクセスはSLVERRデータアボートを生成します。バイトと

ワードアクセスはエラーなしで完了します。

0x0800で- 0x08FF

0x0900 - 0x09FF

0x0A00 - 0x0AFF

0x0B00 - 0x0FFF

0x1000 - 0x1FFF 割り込み分配器3.1.2割り込み分配器の割り込みソース（3-48ページ）

関連参照

A.4構成信号（付録A-95ページ）。

1はじめに

1.5プライベートメモリ領域

機密ではない

1.6インタフェース

Cortex-A9 MPCoreプロセッサには4つの異なるインタフェースがあります。これらのインタフェースはAMBA AXIです。

インターフェイス、割り込みインターフェイス、デバッグインターフェイス、およびDesign for Testインターフェイス。

このセクションには、以下のサブセクションがあります。

• 1.6.1 AMBA AXIインタフェース1-19ページ。

• 1.6.2は、インタフェースを割り込み1-19ページ。

• 1.6.3デバッグインタフェース1-19ページ。

• テスト・インタフェースのための1.6.4設計1-19ページ。

1.6.1 AMBA AXIインタフェース

AMBA AXIインターフェイスには、1つまたは2つのAXIマスターポートインターフェイスと1つのアクセラレータが含まれます。

コヒーレンシ（ACP）AXIスレーブポート。

AMBAを見る

AXIプロトコル仕様。

関連参照

3-47ページの第3章「割り込みコントローラ」。

1.6.3デバッグインタフェース

Cortex-A9 MPCoreプロセッサの外部デバッグインタフェースはARMv7デバッグに準拠しています

Security ExtensionsとCoreSightのサポートを含むアーキテクチャ。

いくつかのデバッグ構成信号を除いて、個々のCortex-A9のデバッグインタフェース

各プロセッサを個別にデバッグできるように、プロセッサは外部に提示されます。

Cortex-A9 MPCoreプロセッサは、メモリマップ用の外部デバッグAPBインタフェースも提供します。

デバッグおよびパフォーマンスモニタレジスタへのアクセス

関連参照

6-86ページの第6章デバッグ。

1.6.4テストインタフェースの設計

Memory Built-in Self Test （MBIST）インターフェースに関する情報を提供します。

ARMを見る

皮質

-A9 MBISTコントローラテクニカルリファレンスマニュアル。

1はじめに

1.6インタフェース

機密ではない

1.7 MPCoreに関する考慮事項

使用するときは、プロセッサの一貫性、レジスタ、およびメンテナンス操作を考慮する必要があります。

マルチプロセッシング

このセクションには、以下のサブセクションがあります。

• 1.7.1 Cortex-A9 MPCoreコヒーレンシについて（1-20ページ）。

• マルチプロセッサと1.7.2レジスタが使用しています1-20ページの上に。

• 1.7.3メンテナンス操作の放送（1-20ページ）。

1.7.1 Cortex-A9 MPCoreコヒーレンシについて

Cortex-A9 MPCoreプロセッサのメモリコヒーレンシは、弱順序付け後も維持されます。

メモリ一貫性モデル。

クラスタ内のCortex-A9プロセッサのL1データキャッシュ間のキャッシュコヒーレンシは、次の場合に維持されます。

Cortex-A9プロセッサは対称型マルチプロセッシング（SMP）モードで動作しています。このモードは

補助制御レジスタのSMPビットによって制御されます。

コヒーレントに保つためには、メモリをライトバック、共有可能、通常メモリとしてマークする必要があります。

注意

Shareable属性がライトバックノーマルメモリ以外のメモリ領域に適用されている場合

この地域で開催されたものはキャッシュ不可として扱われます。

1.7.2マルチプロセッサ用途のレジスタ

補助制御レジスタ、コンフィギュレーションベースアドレスレジスタ、およびマルチプロセッサ

Affinity Registerにはマルチプロセッサ用途があります。

ARMを参照

皮質

詳細は-A9テクニカルリファレンスマニュアルを参照してください。

1.7.3メンテナンス作業放送

同じコヒーレントドメインでSMPモードで動作しているすべてのプロセッサは、TLBとキャッシュを送受信できます。

メンテナンス作業

ARM

アーキテクチャリファレンスマニュアル、ARMv7-AおよびARMv7-Rエディションに詳細情報が記載されています。

A9-MPクラスタのCortex-A9プロセッサがブロードキャスト可能にブロードキャスト

SMPモード（ACTLR.SMP = 1）で動作しているときとメンテナンス時のメンテナンス動作

オペレーションブロードキャストが有効になっています（ACTLR.FW = 1）。Cortex-A9プロセッサは受信および実行可能

SMPモード（ACTLR.SMP = 1）で動作しているときのブロードキャスト保守操作。

1はじめに

1.7 MPCoreに関する考慮事項

機密ではない

1.8製品資料および設計フロー

Cortex-A9 MPCoreドキュメントのリスト、およびこれらのドキュメントとデザインフローの関係

このセクションで説明している本の詳細については、外部文書のリストを参照してください。にとって

関連するアーキテクチャ標準およびプロトコルについては、1-14ページの「1.2準拠」を参照してください。

このセクションには、以下のサブセクションがあります。

• 1.8.1マニュアルの1-21ページで。

• 1.8.2設計フロー1-21ページで。

1.8.1ドキュメント

Cortex-A9 MPCoreのドキュメントはテクニカルリファレンスマニュアル（TRM）にまとめられています。

テクニカルリファレンスマニュアル

TRMは、機能のオプションと機能オプションの動作への影響について説明しています。

Cortex-A9 MPCoreプロセッサ設計フローのすべての段階で必要です。で行われた選択

設計フローは、TRMに記載されている一部の動作が関連性がないことを意味します。あなたがいる場合

Cortex-A9 MPCoreプロセッサをプログラミングしてから、以下に連絡してください。

•実装者は、次の事項を決定します。

- 実装のビルド構成

- Cortex-A9 MPCoreを実装する前に統合が行われた場合は、どのような統合が行われたか

プロセッサ。

•使用しているデバイスのピン配置を決定するためのインテグレータ。

1.8.2設計フロー

Cortex-A9 MPCoreプロセッサは合成可能RTとして提供されています。製品に使用する前に、

いくつかのプロセスを経なければなりません。

これらのプロセスは次のとおりです。

実装

実装者は、ハードマクロセルを生成するためにRTLを構成および合成します。これは

デザインへのRAMの統合を含みます。

統合

インテグレータはインプリメントされたデザインをSoCに接続します。これには

メモリシステムと周辺機器。

プログラミング

これが最後のプロセスです。システム・プログラマーは、設定に必要なソフトウェアを開発します。

Cortex-A9 MPCoreプロセッサを初期化し、必要なアプリケーションソフトウェアをテストします。

各プロセス：

•別のパーティーで演奏することができます。

•Cortex-A9の動作と機能に影響を及ぼす実装と統合の選択を含めることができます。

MPCoreプロセッサ

MCUの場合、多くの場合、1つの設計チームが完全な設計を合成する前にプロセッサを統合します。

あるいは、チームが独自にプロセッサを合成するか、部分的に統合して、

マクロセルは、おそらく別のチームによって統合されます。

最終的なデバイスの動作は次の要素によって異なります。

ビルド構成

実装者はRTLソースファイルの前処理方法に影響するオプションを選択します。

これらのオプションは通常、1つ以上の領域に影響を与えるロジックを含めるか除外します。

周波数、および結果として得られるマクロセルの機能。

1はじめに

1.8製品資料および設計フロー

機密ではない

設定入力

インテグレータはCortex-A9 MPCoreプロセッサのいくつかの機能を、

特定の値これらの設定はどのソフトウェアよりも先に起動時の動作に影響を与えます

設定が行われます。彼らはまた、ソフトウェアで利用可能なオプションを制限することができます。

ソフトウェア構成

プログラマは、特定のプログラミングによってCortex-A9 MPCoreプロセッサを設定します。

値をレジスタに入れます。これはCortex-A9 MPCoreプロセッサの動作に影響します。

注意

このマニュアルでは、ビルド設定オプションに適用可能な実装定義の機能について説明します。

含まれている機能への参照は、適切なビルドおよびピン設定オプションが

選択しました。有効にされた機能への参照はまたソフトウェアによって設定されたものを意味します。

1はじめに

1.8製品資料および設計フロー

機密ではない

1.9製品の改訂

製品リビジョン間の機能の違いのリスト。

これらの違いは、ARMに記載されているものに追加されています

皮質

-A9テクニカルリファレンス

マニュアル：

r0p0 初リリース。

r0p0-r0p1 2つのリビジョン間の違いは次のとおりです。

•r0p1には、r0p0に関連した既知のすべてのエンジニアリングエラッタに対する修正が含まれています。

•r0p1には、マイクロTLBエントリの8から32エントリへのアップグレードが含まれています。

命令とデータ側

これらの変更のどちらもこの資料で説明されている機能性に影響を与えません。

r0p1-r1p0 機能上の変更は次のとおりです。

•r1p0には、グローバルタイマーがあります。4-70ページの 4.3グローバルタイマーについてを参照してください。

•割り込みコントローラでは、INTはIRQSになります。3.3.10 SPIステータスレジスタを参照してください。

3-57ページを参照してください。

•SCU CPU電力ステータスレジスタのビットが再割り当てされました。2.2.4 SCUのCPU電源状態を参照してください。

2-29ページに登録してください。

r1p0-r2p0 機能上の変更は次のとおりです。

•ACP要求に対するコヒーレントスヌープの条件が修正されました。2.4.1 ACPリクエストを参照してください。

2-43ページを参照してください。

•SCU制御レジスタが更新されました。参照2.2.2 SCU制御レジスタを2-27ページ：

- GICで追加のクロックゲーティングを有効にするためのビット6

- SCUで追加のクロックゲーティングを有効にするためのビット5。

•SCUセキュアアクセス制御レジスタをSCU非セキュアアクセス制御に変更

登録。参照2.2.9 SCU非セキュアアクセス制御レジスタを2-34ページ。

•SCUを削除すると、非セキュア状態レジスタ内のすべてのレジスタと機能が無効になります。

参照してください2.2 SCUレジスタ2-25ページを。

•L1ミスとL2ヒットレイテンシを最適化するための投機的ラインフィル機能が追加されました。2.2.2 SCUを参照してください。

制御レジスタ（2-27ページ）。ビット3

• SCUIDLE出力を追加しました。2-24ページの「2.2.4 SCU CPU電源ステータスレジスタ」を参照してください。

•SCUにデバイスアクセス用のフィルタリング機能を追加しました。2.3.6デバイスアクセスを参照してください。

フィルタ処理（2-40ページ）。

• PERIPHCLKはオフにできます。参照してください5.1時計ページ5-76のを

•グローバルタイマーを使用して、各プロセッサのコンパレータの動作を変更します。見る

4.3グローバルタイマについて（4-70ページ）

• 追加PMUEVENT参照A.9パフォーマンス監視信号ページAPPX-A-110の

r2p0〜r2p1 変更なし。

r2p1-r2p2 変更なし。

r2p2-r3p0 変更なし。

r3p0-r4p0 TLB、BTAC、およびGHBサイズの設定オプションを追加しました。1.3設定可能を参照してください。

1-15ページの「オプション」を参照してください。

r4p0〜r4p1 変更なし。

1はじめに

1.9製品の改訂

機密ではない

第2章

スヌープコントロールユニット

この章では、Snoop Control Unit （SCU）について説明します。

内容は次のとおりです。

• SCU約2.1 2-25ページ。

• 2.2 SCUレジスタ2-26ページ。

• 2-36ページの 2.3 AMBA AXIマスタポートインタフェース。

• 2.4アクセラレータコヒーレンシポートのページ2-43で。

• WFE / SEVを使用して外部エージェントと2.5のイベント通信2-49ページ。

機密ではない

2.1 SCUについて

SCUは、AXIインターフェイスを介して1〜4個のCortex-A9プロセッサをメモリシステムに接続します。

SCUの機能は次のとおりです。

•Cortex-A9プロセッサ間のデータキャッシュの一貫性を維持します。

•L2 AXIメモリアクセスを開始します。

•L2アクセスを要求するCortex-A9プロセッサ間の調停。

•ACPアクセスを管理します。

注意

Cortex-A9 SCUは、命令キャッシュのコヒーレンシのハードウェア管理をサポートしません。

このセクションには、以下のサブセクションがあります。

• 2.1.1 TrustZone

拡張2-25ページ。

• 監視2.1.2 SCUのイベント2-25ページ。

2.1.1 TrustZone

拡張機能

SCUはARMアーキテクチャセキュリティ拡張機能のサポートを実装しています。

関連参照

2.2.8 SCUアクセス制御レジスタ（SAC）2-33ページ。

2.2.9 SCU非セキュアアクセス制御レジスタ（2-34ページ）。

2.1.2 SCUイベント監視

個々のCPUイベントモニタは、SCUの動作に関する統計を収集するように設定できます。

ARM

皮質

-A9テクニカルリファレンスマニュアルでは、イベントの監視について説明しています。

2スヌープコントロールユニット

2.1 SCUについて

機密ではない

2.2 SCUレジスタ

目的、使用上の制約、構成、および属性に関する情報を含むSCU登録の要約

各レジスタごとに。

このセクションには、以下のサブセクションがあります。

• 2.2.1 SCUレジスタの概要2-25ページ。

• 2.2.2 SCU制御レジスタページ2-27で。

• 2.2.3 SCUコンフィギュレーション・レジスタ2-28ページ。

• 2.2.4 SCUのCPUの電源ステータスを登録2-29ページ。

• セキュアな状態レジスタの2.2.5 SCU全無効化レジスタ（2-31ページ）。

• 2.2.6 ページの「2.2.6開始アドレスレジスタのフィルタリング」。

• 2.2.7フィルタリング終了アドレスレジスタ2-34ページ。

• 2.2.8 SCUアクセス制御レジスタ（SAC）2-33ページ。

• 2-34ページの 2.2.9 SCUノンセキュアアクセス制御レジスタ。

2.2.1 SCUレジスタ一覧

SCUレジスタのリストアドレスは、SCUメモリマップの領域のベースアドレスを基準にしています。

それはPERIPHBASE [31:13]です。

すべてのSCUレジスタはバイトアクセス可能で、nSCURESETによってリセットされます。

表2-1 SCUレジスタ一覧

からのオフセット

ペリベース

[31:13]

名前セキュリティ状態リセット値バンクページ

安全でない

安全な

0x00

SCU制御レジスタ

RW RW

実装

定義済み

No 2.2.2 SCU制御レジスタ

2-27ページ

0x04

SCUの設定

登録

RO ROの実施

定義済み

いいえ2.2.3 SCUの設定

登録する（2-28ページ）

0x08

SCU CPUパワー

ステータスレジスタ

RW RWの実装

定義済み

いいえ2.2.4 SCUのCPU電源ステータス

2-29ページに登録

0x0C

SCUすべて無効化

セキュアなレジスタ

状態

WO -

0x00000000

いいえ2.2.5 SCUがすべて無効にする

セキュア状態のレジスタ

2-31ページに登録

0x40

開始アドレスのフィルタリング

登録

RW RW定義元

フィルタースタート

入力

No 2.2.6フィルタリング開始アドレス

2-31ページに登録

0x44

終了アドレスのフィルタリング

登録

RW RW定義元

FILTEREND 入力

いいえ2.2.7フィルタリング終了アドレスありません

登録する

0x50

SCUアクセス制御

（SAC）登録

RW RW

0x0000000F

いいえ2.2.8 SCUアクセス制御

レジスタ（SAC）（2-33ページ）

0x54

安全でないSCU

アクセス制御

（SNSAC）登録

RW RO

0x00000000

いいえ2.2.9 SCU非セキュアアクセス

制御レジスタ

2-34ページ

注意

SACの関連ビットが設定されている場合、セキュアRWおよびWOレジスタは書き込み可能です。

2スヌープコントロールユニット

2.2 SCUレジスタ

機密ではない

SCUレジスタにNEON STR命令を書き込んではいけません。

2.2.2 SCU制御レジスタ

SCU制御レジスタの特性とビット割り当て

目的•L2C-310を使用してL2へのスペキュレーティブラインフィルを有効にします。

•すべてのデバイスを強制的にポート0にするを有効にします。

•ICスタンバイモードを有効にします。

•SCUスタンバイモードを有効にします。

•SCU RAMパリティサポートを有効にします。

•アドレスフィルタリングを有効にします。

•SCUを有効にします。

使用上の制限•このレジスタは、SACレジスタの関連ビットが0の場合、セキュア状態で書き込み可能です。

セット。

•このレジスタは、SAC内の関連ビットが1であれば、ノンセキュア状態でも書き込み可能です。

SNSACレジスタが設定されています。

構成すべてのCortex-A9マルチプロセッサ構成で利用可能です。

属性は、レジスタの概要を参照してください2.2.1 SCUレジスタの概要2-25ページ。

次の図はSCU制御レジスタのビット割り当てを示しています。

31 1 0

予約済み

SCUイネーブル

アドレスフィルタリング有効

SCU RAMのパリティイネーブル

SCUスタンバイイネーブル

すべてのデバイスを強制的にポート0使用可能にする

SCUスペキュレーティブラインフィルイネーブル

ICスタンバイイネーブル

4567

図2-1 SCU制御レジスタのビット割り当て

次の表にSCU制御レジスタのビット割り当てを示します。

表2-2 SCU制御レジスタのビット割り当て

ビット名機能

[31：7] - 予約済み

[6] ICスタンバイイネーブル設定されていると、割り込みがペンディングでなく、CPUが1つもないときに割り込みコントローラのクロックを停止します。

読み取り/書き込み要求を実行します。

このビットはデフォルトで0に設定されています

[5] SCUスタンバイイネーブル設定すると、すべてのプロセッサがWFIモードのときにSCU CLKがオフになります。保留中の要求はありません。

ACP（実装されている場合）、SCUにアクティビティが残っていない。

SCU CLKがオフの場合、ACPの ARREADYS、AWREADYS、および WREADYS は強制的にLOWになります。

いずれかのプロセッサがWFIモードを終了するか、ACPに新しい要求があると、クロックがオンになります。

このビットはデフォルトで0に設定されています

2スヌープコントロールユニット

2.2 SCUレジスタ

機密ではない

表2-2 SCU制御レジスタのビット割り当て（続き）

ビット名機能

[4]すべての機器を

port0イネーブル

設定すると、ACPまたはAxCACHE = Noncacheable Bufferableを持つプロセッサからのすべての要求は、

AXIマスターポートM0で発行することを強制されます。2-40ページの「2.3.5アドレスフィルタ機能」を参照してください。

このビットはデフォルトで0に設定されています

[3] SCUの推測

ラインフィル有効

設定すると、コヒーレントラインフィル要求はタグルックアップと並行して投機的にL2C-310に送信されます。

アップ。タグの検索に失敗すると、確認されたラインフィルはL2C-310に送信され、早くRDATAを取得します。

データ要求はすでに投機的要求によって開始されたためです。この機能は、

L2C-310はデザインに含まれています。

このビットはデフォルトで0に設定されています

[2] SCU RAMパリティ

有効にする

0 パリティオフ。これがデフォルト設定です。

1 パリティー。

パリティのサポートが実装されていない場合、このビットは常に0です。

[1]アドレスフィルタリング

有効にする

0 アドレッシングフィルタリングをオフにします。

1 アドレッシングフィルタリングをオンにします。

デフォルト値はの値であるFILTEREN ときにサンプリング nSCURESETがディアサートされます。

SCUがシングルマスターポート構成で実装されている場合、このビットは常に0です。見る

2.3.5アドレスフィルタリング機能ページ2-40で。

[0] SCUイネーブル

0 SCU無効。これがデフォルト設定です。

1 SCUイネーブル。

2.2.3 SCUコンフィギュレーションレジスタ

SCUコンフィギュレーションレジスタの特性とビット割り当て

目的•存在するCortex-A9プロセッサのタグRAMサイズを読み取ります。

•コヒーレンシに参加しているCortex-A9プロセッサを特定します。

•存在するCortex-A9プロセッサの数を読みます。

使用上の制約このレジスタは読み取り専用です。

構成すべてのCortex-A9マルチプロセッサ構成で利用可能です。

属性は、レジスタの概要を参照してください2.2.1 SCUレジスタの概要2-25ページ。

次の図はSCU構成レジスタのビット割り当てを示しています。

31 16 15 8 7 4 2 1 0

タグRAMサイズ

のCPU

コヒーレンシ

モード

SBZ

予約済み

の数

CPU

図2-2 SCUコンフィギュレーションレジスタのビット割り当て

次の表にSCU設定レジスタのビット割り当てを示します。

2スヌープコントロールユニット

2.2 SCUレジスタ

機密ではない

表2-3 SCUコンフィギュレーションレジスタのビット割り当て

ビット名機能

[31:16] - 予約済み、SBZ。

[15：8]タグRAM

サイズ

ビット[15:14]は、Cortex-A9プロセッサのCPU3タグRAMのサイズ（存在する場合）を示します。

ビット[13:12]は、Cortex-A9プロセッサのCPU2タグのRAMサイズ（存在する場合）を示します。

ビット[11:10]は、Cortex-A9プロセッサのCPU1タグRAMのサイズ（存在する場合）を示します。

ビット[9：8]は、Cortex-A9プロセッサのCPU0タグのRAMサイズを示します。

エンコードは次のとおりです。

0b00

16KBキャッシュ、タグRAMあたり64インデックス。

0b01

32KBキャッシュ、タグRAMあたり128インデックス。

0b10

64KBキャッシュ、タグRAMあたり256インデックス。

0b11

予約済み

存在しないCPUのTag RAMサイズは0b00で、16KBと同じです。

[7：4] CPU SMP 対称型マルチプロセッシング（SMP）または非対称型マルチプロセッシングモードのCortex-A9プロセッサを表示します。

処理（AMP）モード。

0 このCortex-A9プロセッサはAMPモードで、コヒーレンシに参加していないか、存在しません。

1 このCortex-A9プロセッサはSMPモードで、コヒーレンシに参加しています。

ビット7はCPU3用です

ビット6はCPU2用です

ビット5はCPU1用です

ビット4はCPU0用です。

[3：2] - 予約済み、SBZ

[1：0] CPU番号Cortex-A9 MPCoreプロセッサに搭載されているCPUの数

0b00

1つのCortex-A9プロセッサ、CPU0。

0b01

2つのCortex-A9プロセッサ、CPU0とCPU1。

0b10

3つのCortex-A9プロセッサ、CPU0、CPU1、およびCPU2。

0b11

4つのCortex-A9プロセッサ、CPU0、CPU1、CPU2、およびCPU3。

2.2.4 SCU CPU電源ステータスレジスタ

SCU CPUパワーステータスレジスタの特性とビット割り当て。

目的電力モードを参照して、Cortex-A9プロセッサの状態を指定します。

2スヌープコントロールユニット

2.2 SCUレジスタ

機密ではない

使用法

制約

SACレジスタ内の関連ビットが設定されている場合、このレジスタはセキュア状態で書き込み可能です。

このレジスタは、SAC内の関連ビットが1であれば、非セキュア状態で書き込み可能です。

SNSACレジスタが設定されています。

休止モードと電源オフモードは外部電源で制御

コントローラ。SCU CPUステータスレジスタビットは外部電源コントローラに示します

パワーダウンできる電源ドメイン

通常以外の電力モードに入る前に、Cortex-A9プロセッサは

ステータスフィールドを設定して、入力しようとしているモードを電源コントローラに通知します。の

次に、Cortex-A9プロセッサはWFIエントリ命令を実行します。WFI状態のときは、

PWRCTLOn バスが有効にされ、それがしなければならないことをパワーコントローラに知らせます

電源ドメインと。

SCU CPU電源ステータスレジスタのビットは、Cortex-A9プロセッサでも読み取ることができます。

リセット設定を実行する前に、低電力モードを終了して状態を判断します。

Cortex-A9プロセッサのステータスフィールドは、リセット時にPWRCTLIn値を取ります。

存在しないCortex-A9プロセッサ。存在しないCortex-A9プロセッサの場合は、

このフィールドは効果がありません。

構成すべてのCortex-A9マルチプロセッサ構成で利用可能です。

属性は、レジスタの概要を参照してください2.2.1 SCUレジスタの概要2-25ページ。

次の図は、SCU CPU電力状態レジスタのビット割り当てを示しています。

7 2 1 0

予約済み

CPU3

状態

CPU2

状態

CPU1

状態

CPU0

状態

31 8

予約済み予約済み

26 25 24 23 18 17 16 15 10 9

図2-3 SCU CPU電源状態レジスタのビット割り当て

次の表にSCU CPU電源状態レジスタのビット割り当てを示します。

表2-4 SCU CPU電源状態レジスタのビット割り当て

ビット名機能

[31:26] - 予約済み、SBZ

[25:24] CPU3ステータスCortex-A9プロセッサの電源ステータス：

0b00

ノーマルモード。

0b01

予約済み

0b10

Cortex-A9プロセッサは、休眠モードに入る直前、または休止モードに入っています。にコヒーレンシ要求は送信されません。

Cortex-A9プロセッサ

0b11

Cortex-A9プロセッサは、電源オフモードに入る直前、または電源が入っていない状態にあるか、存在しません。一貫性なし

要求はCortex-A9プロセッサに送信されます。

CPU3プロセッサが存在する場合のデフォルト値は0b00、それ以外の場合は0b11

[23:18] - 予約済み、SBZ

[17:16] CPU2ステータスCortex-A9プロセッサの電源ステータス。

CPU2プロセッサが存在する場合のデフォルト値は0b00、それ以外の場合は0b11

[15:10] - 予約済み、SBZ

2スヌープコントロールユニット

2.2 SCUレジスタ

機密ではない

表2-4 SCU CPU電源状態レジスタのビット割り当て（続き）

ビット名機能

[9：8] CPU1ステータスCortex-A9プロセッサの電源ステータス。

CPU1プロセッサが存在する場合のデフォルト値は0b00、それ以外の場合は0b11

[7：2] - 予約済み、SBZ

[1：0] CPU0ステータスCortex-A9プロセッサの電源ステータス。

CPU0プロセッサが存在する場合のデフォルト値は0b00、それ以外の場合は0b11

2.2.5 SCUがセキュアステートレジスタ内のすべてのレジスタを無効にする

SCUの特性とビット割り当てにより、セキュア状態の全レジスタが無効になります。

目的Cortex-A9プロセッサごとおよびウェイごとにSCUタグRAMを無効にします。

使用制限このレジスタ：

•選択した方法ですべての行を無効にします。

•常に0として読み出される書き込み専用レジスタです。

構成すべてのCortex-A9マルチプロセッサ構成で利用可能です。

属性は、レジスタの概要を参照してください2.2.1 SCUレジスタの概要2-25ページ。

次の図は、セキュア状態のSCU無効化全レジスタのビット割り当てを示しています。

7 4 0

SBZ

CPU0ウェイCPU 1ウェイ

111215

CPU2ウェイCPU3ウェイ

図2-4セキュア状態のビット割り当てでSCUがすべてのレジスタを無効にする

次の表は、セキュア状態でのSCU全無効化レジスタのビット割り当てを示しています。

表2-5 SCUがセキュア状態のビット割り当てですべてのレジスタを無効にする

ビット名機能

[31:16] - -

[15:12] CPU3の方法CPU3に対して無効にする必要がある方法を指定します。Cortex-A9の場合、これらのビットに書き込んでも効果はありません。

MPCoreプロセッサは4つ未満のプロセッサを持っています。

[11：8] CPU2ウェイCPU2に対して無効にする必要があるウェイを指定します。Cortex-A9の場合、これらのビットに書き込んでも効果はありません。

MPCoreプロセッサは3つ未満のプロセッサを持っています。

[7：4] CPU1ウェイCPU1に対して無効にする必要があるウェイを指定します。Cortex-A9の場合、これらのビットに書き込んでも効果はありません。

MPCoreプロセッサは2つ未満のプロセッサを持っています。

[3：0] CPU0 way CPU0に対して無効化する必要があるウェイを指定します。

2.2.6フィルタリング開始アドレスレジスタ

フィルタリング開始アドレスレジスタの特性とビット割り当て

目的2マスターポートのマスターポート1で使用する開始アドレスを提供します。

構成

使用上の制約このレジスタは書き込み可能です：

•SACレジスタの関連ビットが設定されている場合、セキュア状態にあります。

•SACおよびSNSACレジスタ内の関連ビットが設定されている場合は、非セキュア状態になります。

2スヌープコントロールユニット

2.2 SCUレジスタ

機密ではない

設定すべての2マスターポート設定で利用可能です。マスターポートが1つだけの場合

現在、これらのレジスタは実装されていません。書き込みは効果がなく、読み取りは戻ります

すべてのフィルタリングレジスタの値は0x0です。

属性は、レジスタの概要を参照してください2.2.1 SCUレジスタの概要2-25ページ。

次の図は、フィルタリング開始アドレスレジスタのビット割り当てを示しています。

フィルタリング開始アドレス

SBZ

1920年

図2-5フィルタリング開始アドレスレジスタのビット割り当て

次の表は、フィルタリング開始アドレスレジスタのビット割り当てを示しています。

表2-6フィルタリング開始アドレスレジスタのビット割り当て

ビット名機能

[31:20]フィルタリング開始

住所

アドレスフィルタリングが次の場合に2マスタポート構成でマスタポート1で使用する開始アドレス

有効にします。

デフォルト値は、リセット終了時にサンプリングされた FILTERSTARTの値です。ピンの値

1 MBの精度で上位アドレスビットを与えます。

[19：0] - SBZ

関連参照

A.4構成信号（付録A-95ページ）。

2.2.7フィルタリング終了アドレスレジスタ

フィルタリング終了アドレスレジスタの特性とビット割り当て

目的2マスターポートのマスターポート1で使用するための終了アドレスを提供します。

構成

使用上の制約このレジスタは書き込み可能です

•SACレジスタの関連ビットが設定されている場合、セキュア状態にあります。

•SACおよびSNSACレジスタ内の関連ビットが設定されている場合は、非セキュア状態になります。

•終了アドレスとして包括アドレスを使用します。これは一番上の

メモリのアドレス空間のメガバイトをフィルタリングアドレスに含めることができます

範囲。

構成2つのマスター製品構成すべてで利用可能です。マスターポートが1つだけの場合

現在、書き込みは効果がなく、読み出しはすべてのフィルタリングレジスタに対して値0x0を返します。

属性は、レジスタの概要を参照してください2.2.1 SCUレジスタの概要2-25ページ。

次の図は、フィルタリング終了アドレスレジスタのビット割り当てを示しています。

フィルタリング終了アドレス

SBZ

1920年

図2-6フィルタリング終了アドレスレジスタのビット割り当て

次の表に、フィルタリング終了アドレスレジスタのビット割り当てを示します。

2スヌープコントロールユニット

2.2 SCUレジスタ

機密ではない

表2-7フィルタリング終了アドレスレジスタのビット割り当て

ビット名機能

[31:20]フィルタリング終了

住所

アドレスフィルタリングが次の場合に、2マスターポート構成でマスターポート1で使用するための終了アドレス

有効にします。

デフォルト値は、リセット終了時にサンプリングされた FILTERENDの値です。ピンの値は

1MBの精度を持つ上位アドレスビット

[19：0] - SBZ

関連参照

A.4構成信号（付録A-95ページ）。

2.2.8 SCUアクセス制御レジスタ（SAC）

SACの特性とビット割り当て

目的Cortex-A9プロセッサごとに、以下のレジスタへのアクセスを制御します。

• 2.2.2 SCU制御レジスタページ2-27で。

• 2.2.4 SCUのCPUの電源ステータスを登録2-29ページ。

• セキュアな状態レジスタの2.2.5 SCU全無効化レジスタ（2-31ページ）。

• 2.2.6 ページの「2.2.6開始アドレスレジスタのフィルタリング」。

• 2.2.7フィルタリング終了アドレスレジスタ2-34ページ。

• 2-34ページの 2.2.9 SCUノンセキュアアクセス制御レジスタ。

Cortex-A9 MPCoreマルチプロセッサのプロセッサはSCUを設定してから

レジスタにゼロを書き込みます。これにより、セキュリティで保護されていないアクセスや

レジスタの設定を再度変更します。これにより、これ以上の

起動後のSCU設定

使用法

制約

このレジスタは書き込み可能です：

•SACレジスタの関連ビットが設定されている場合、セキュア状態にあります。

•SACおよびSNSACの関連ビットが設定されている場合は、非セキュア状態になります。

構成すべてのCortex-A9マルチプロセッサ構成で利用可能です。

属性は、レジスタの概要を参照してください2.2.1 SCUレジスタの概要2-25ページ。

次の図は、SACレジスタのビット割り当てを示しています。

31 3 2 1 0

SBZ

CPU3

CPU2

CPU1

CPU0

図2-7 SACレジスタのビット割り当て

次の表にSACレジスタのビット割り当てを示します。

2スヌープコントロールユニット

2.2 SCUレジスタ

機密ではない

表2-8 SACレジスタのビット割り当て

ビット名機能

[31：4] SBZ -

[3] CPU3

0 CPU3はレジスタにアクセスできません。

日

1 CPU3がレジスタにアクセスできます。これがデフォルトです。

[2] CPU2

0 CPU2はレジスタにアクセスできません。

1 CPU2はレジスタにアクセスできます。これがデフォルトです。

[1] CPU1

0 CPU1はレジスタにアクセスできません。

1 CPU1がレジスタにアクセスできます。これがデフォルトです。

[0] CPU0

0 CPU0はレジスタにアクセスできません。

1 CPU0はレジスタにアクセスできます。これがデフォルトです。

2.2.9 SCUノンセキュアアクセスコントロールレジスタ

SNSACレジスタの特性とビット割り当て

目的制御Cortex-A9プロセッサごとに以下のレジスタへの非セキュアアクセス

基礎：

• 2.2.2 SCU制御レジスタページ2-27で。

• 2.2.4 SCUのCPUの電源ステータスを登録2-29ページ。

• 2.2.6 ページの「2.2.6開始アドレスレジスタのフィルタリング」。

• 2.2.7フィルタリング終了アドレスレジスタ2-34ページ。

• 2.2.8 SCUアクセス制御レジスタ（SAC）2-33ページ。

さらに、グローバルタイマー、プライベートタイマー、および

番犬。

使用上の制約このレジスタは、SACレジスタ内の関連ビットが設定されている場合、セキュア状態で書き込み可能です。

構成すべてのCortex-A9マルチプロセッサ構成で利用可能です。

属性は、レジスタの概要を参照してください2.2.1 SCUレジスタの概要2-25ページ。

次の図は、SNSACレジスタのビット割り当てを示しています。

日

アクセス可能なレジスタは、SACレジスタ、SCU制御レジスタ、SCU CPUステータスレジスタ、セキュア状態のSCU全無効化レジスタ、

フィルタリングレジスタ、およびSCU CPU Power Statusレジスタ。

2スヌープコントロールユニット

2.2 SCUレジスタ

機密ではない

31 3 2 1 0

SBZ

48 7 6 59101112

CPU3グローバルタイマー

CPU2グローバルタイマー

CPU1グローバルタイマー

CPU0グローバルタイマー

CPU3プライベートタイマー

CPU2プライベートタイマー

CPU1専用タイマー

CPU0プライベートタイマー

CPU3コンポーネントアクセス

CPU2コンポーネントアクセス

CPU1コンポーネントアクセス

CPU0コンポーネントアクセス

図2-8 SNSACレジスタのビット割り当て

次の表にSNSACレジスタのビット割り当てを示します。

表2-9 SNSACレジスタのビット割り当て

ビット名機能

[31:12] SBZ -

[11] CPU3グローバル

タイマー

CPU <n>のグローバルタイマーへの安全でないアクセス

•ビット[11]の場合、<n>は3です。

•ビット[10]の場合、<n>は2です。

•ビット[9]の場合、<n>は1です。

•ビット[8]の場合、<n>は0です。

0 セキュアアクセスのみ。これがデフォルト値です。

1 セキュアアクセスと非セキュアアクセス。

[10] CPU2グローバル

タイマー

[9] CPU1グローバル

タイマー

[8] CPU0グローバル

タイマー

[7]のプライベートタイマー

CPU <n>

CPU <n>のプライベートタイマーおよびウォッチドッグへの安全でないアクセス。

•ビット[7]の場合、<n>は3です。

•ビット[6]の場合、<n>は2です。

•ビット[5]の場合、<n>は1です。

•ビット[4]の場合、<n>は0です。

0 セキュアアクセスのみ。非セキュア読み取りは0を戻します。これがデフォルト値です。

1 セキュアアクセスと非セキュアアクセス。

[6]

[5]

[4]

[3]アクセス登録

CPU <n>の場合

CPU <n>のレジスタへの安全でないアクセス

•ビット[3]の場合、<n>は3です。

•ビット[2]の場合、<n>は2です。

•ビット[1]の場合、<n>は1です。

•ビット[0]の場合、<n>は0です。

0 CPUはレジスタに書き込むことができません。

1 CPUがレジスタにアクセスできます。

[2]

[1]

[0]

アクセス可能なレジスタは、SACレジスタ、SCU制御レジスタ、SCU CPUステータスレジスタ、フィルタリングレジスタ、およびSCU CPU電源ステータスです。

登録。

2スヌープコントロールユニット

2.2 SCUレジスタ

機密ではない

2.3 AMBA AXIマスタポートインタフェース

AXI発行機能、AXIトランザクションなどのAMBA AXIインターフェイスの説明

トランザクションID、属性エンコーディング、アドレスフィルタリング機能、およびさまざまなインターフェイスでのクロッキング。

このセクションには、以下のサブセクションがあります。

• 機能発行2.3.1 AXI ページ2-36のを。

• 2.3.2 Cortex-A9 MPCore AXIトランザクション（2-37ページ）。

• 2.3.3 AXIトランザクションIDのページ2-37で。

• 2.3.4 AXI USER属性のエンコーディング（2-38ページ）。

• 2.3.5アドレスフィルタリング機能ページ2-40で。

• 2.3.6デバイスは、フィルタリングにアクセス2-43ページ。

• クロッキング2.3.7 AXIマスタインタフェースページ2-41に。

2.3.1 AXI発行機能

Cortex-A9 MPCore L2インターフェイスは、2つの64ビット幅AXIバスマスターを持つことができます。2バスマスターで

設定、アドレスフィルタリングを設定するためのオプションもあります。

次の表にAXIマスターインターフェイスの属性を示します。

表2-10 AXIマスターインターフェイスの属性

属性フォーマット

次のものを含む、プロセッサごとに発行機能10を書き込みます。

•8回のキャッシュ不可書き込み。

•2つの立ち退き。

SCUからの追い出しトラフィックに対して、2つの追加書き込みを実行することもできます。

ACPが実装されている場合は、さらに3つの書き込みトランザクションを発行できます。

以下を含む、プロセッサごとの発行機能14をお読みください。

•4命令読み出し。

•6回のラインフィル読み取り。

•4つのキャッシュ不可読み出し。

ACPが実装されている場合は、さらに7つの読み取りトランザクションを発行できます。

1プロセッサあたり最大24個の発行能力。

SCU立ち退き用のプラス2。

ACPが実装されている場合は、さらに10個のトランザクションを発行できます。

ID書き込み機能32

インターリーブ機能を書く1

ID幅6を書きます

読み取りID機能32

読み取りID幅6

2スヌープコントロールユニット

2.3 AMBA AXIマスタポートインタフェース

機密ではない

このドキュメントでは、AXIプロトコルと各AXI信号の意味については説明しません。多くのための

情報、AMBAを参照してください

AXIプロトコルv1.0仕様。

注意

これらの数値は、Cortex-A9 MPプロセッサの理論上の最大値です。典型的なシステムは

これらの数に達することはほとんどありません。システムを調整するためにプロファイリングを実行することをお勧めします。

最適なパフォーマンスを得るために適切なリソース。

関連参照

2.2.6 ページの「2.2.6開始アドレスレジスタのフィルタリング」。

2.2.7フィルタリング終了アドレスレジスタ2-34ページ。

SCU制御レジスタ2.2.2 2-27ページ。

2.3.6デバイスアクセスフィルタリング

r2p0リビジョンでは、SCUはすべてのデバイスアクセスを同じAXIに転送する機能も提供します。

マスターポート、M0

この機能は、低速のデバイストラフィックが予想されるシステムで使用できます。すべてのデバイストラフィックをオンにする

同じAXIマスターポートM0を使用すると、他のAXIマスターポートM1を他のAXIマスターポートM1で使用できるようになります。

トラフィックタイプ、たとえばキャッシュ可能なトラフィック。

注意

アドレスフィルタリング機能は、Force Device to AXI Master port M0機能よりも優先されます。

つまり、アドレスフィルタリングが有効になっている場合、アドレスフィルタリング範囲内のデバイスアクセスが発行されます。

SCU制御レジスタのビット[1]がセットされていても、AXIマスタポートM1に出力されます。

2スヌープコントロールユニット

2.3 AMBA AXIマスタポートインタフェース

機密ではない

関連参照

SCU制御レジスタ2.2.2 2-27ページ。

2.3.7 AXIマスターインターフェイスのクロッキング

AXIバス比とAXIタイミング図の例の説明。

Cortex-A9 MPCoreバスインタフェースユニットは、CLKに対して次のAXIバス比をサポートします。

•クロックイネーブルによる整数比：1：1、2：1、3：1、…

•クロックイネーブルによる半整数比：1.5、2.5、3.5の比。

すべての場合において、AXI転送は同期したままです。非同期AXIの要件はありません。

整数と半整数の比率を持つインタフェース。比率は外部ピンを使って設定します。

AXIの入力信号および出力信号を限定する次の信号

• INCLKENM0とOUTCLKENM0

• INCLKENM1とOUTCLKENM1。

3：2の比率のINCLKENのタイミング図

AXIスレーブから読み出しデータに戻る読み出しデータのタイミング図の例を示す図

Cortex-A9 MPCoreプロセッサ、3：2クロックタイミング比。

CPU CLK

AXIスレーブCLK

含まれる

RDATA（出力

奴隷から）

RDATA（サンプリング済み）

CPUによる）

D0 D1 D2 D3 D4 D5

D0 D1 D2 D3 D4

図2-9 CPUとAXIスレーブ間のクロック比が3：2の場合のINCLKENのタイミング図

CLK

5：2の比率のINCLKENのタイミング図

AXIスレーブから読み出しデータに戻る読み出しデータのタイミング図の例を示す図

5対2のクロックタイミング比を持つCortex-A9 MPCoreプロセッサ。

CPU CLK

AXIスレーブCLK

含まれる

RDATA（出力

奴隷から）

RDATA（サンプリング済み）

CPUによる）

D0 D1 D2

図2-10 CPUとAXIスレーブ間で5：2のクロック比を持つINCLKENのタイミング図

CLK

3：2の比率のOUTCLKENのタイミング図

Cortex-A9 MPCoreプロセッサからのデータ書き込みのタイミング図の例を示す図

3：2のクロックタイミング比を持つAXIスレーブ。

2スヌープコントロールユニット

2.3 AMBA AXIマスタポートインタフェース

機密ではない

CPU CLK

AXIスレーブCLK

OUTCLKEN

WDATA（サンプリング済み

奴隷）

WDATA（発行済み

CPUによる）

D0 D1 D2 D3 D4

図2-11 CPUとAXI間のクロック比が3：2の場合のOUTCLKENのタイミング図

スレーブCLK

5：2の比率のOUTCLKENのタイミング図

Cortex-A9 MPCoreプロセッサからのデータ書き込みのタイミング図の例を示す図

5対2のクロックタイミング比を持つAXIスレーブ。

CPU CLK

AXIスレーブCLK

OUTCLKEN

WDATA（サンプリング済み

奴隷）

WDATA（発行済み

CPUによる）

D0 D1

D0 D1 D2

図2-12 CPUとAXI間のクロック比が5：2の場合のOUTCLKENのタイミング図

スレーブCLK

2スヌープコントロールユニット

2.3 AMBA AXIマスタポートインタフェース

機密ではない

2.4アクセラレータコヒーレンシポート

アクセラレータコヒーレンシポート（ACP）を接続することができるオプションのAXI 64ビットのスレーブ・ポートであります

DMAエンジンや暗号化エンジンなど、キャッシュされていないAXIマスターペリフェラル。

SCU上のこのAMBA 3 AXI互換スレーブインタフェースは、以下の範囲の相互接続ポイントを提供します。

システム全体のパフォーマンス、消費電力、またはソフトウェアの理由から、システムマスター

単純化して、Cortex-A9 MPCoreプロセッサと直接より良くインターフェースすることができます。

このセクションには、以下のサブセクションがあります。

• 2.4.1 ACPリクエストページ2-43で。

• クロッキング2.4.2 ACPインタフェースページ2-44に。

• 2.4.3 ACP制限ページ2-44で。

2.4.1 ACPリクエスト

ACPで実行された読み取りおよび書き込み要求は、要求が次のいずれであるかによって異なります。

コヒーレントかどうか。

ACP要求の動作は次のとおりです。

ACPコヒーレント読み取り要求

ARUSER [0] = 1かつARCACHE [1] = 1の場合、ACP読み取り要求はコヒーレントです。

ARVALID 。

この場合、SCUはコヒーレンシを強制します。

データがCortex-A9MPコア内のCortex-A9プロセッサの1つに存在する場合、

データは関連するプロセッサから直接読み込まれ、ACPポートに返されます。

データがCortex-A9プロセッサのいずれにも存在しない場合は、読み取り要求が発行されます。

Cortex-A9 MPCore AXIマスターポートの1つと、それを除くすべてのAXIパラメータ

ロックされた属性

ACP非コヒーレント読み取り要求

ARUSER [0] = 0またはARCACHE [1] = 0の場合、ACP読み取り要求はコヒーレントではありません。

ARVALID 。

この場合、SCUはコヒーレンシを強制せず、読み取り要求は直接に転送されます。

利用可能なCortex-A9 MPCore AXIマスターポートの1つ。

ACPコヒーレント書き込み要求

AWPER [ 0] = 1かつ AWCACHE [1] = 1のときACP書き込み要求はコヒーレントです。

AWVALID 。

この場合、SCUはコヒーレンシを強制します。

データがCortex-A9 MPCore内のCortex-A9プロセッサの1つに存在する場合、

データはまず関連するCPUから消去され無効化されます。

データがCortex-A9プロセッサのいずれにも存在しない場合、またはデータが消去された場合

無効になっている場合、書き込み要求はCortex-A9 MPCore AXIマスターポートの1つで発行されます。

locked属性を除く、すべての対応するAXIパラメータと共に。

注意

書き込みパラメータが設定されている場合、トランザクションはオプションでL2キャッシュに割り当てることができます。

それに応じて。

2スヌープコントロールユニット

2.4アクセラレータコヒーレンシポート

機密ではない

ACP非コヒーレント書き込み要求

AWUSER [0] = 0または AWCACHE [1] = 0の場合、ACP書き込み要求はコヒーレントではありません。

AWVALID 。

この場合、SCUはコヒーレンシを強制せず、書き込み要求は直接に転送されます。

利用可能なCortex-A9 MPCore AXIマスターポートの1つ。

2.4.2 ACPインターフェイスクロッキング

AXIマスターポートインターフェイスとは異なり、ACPポートはAXI間のハーフクロック比をサポートしません。

クロックとSCUクロック。単一のACLKENSを使用して、整数クロック比のみがサポートされます。

信号。

次の図は、ACLKENSを 3：1のクロック比で使用した場合のタイミング例を示しています。

CLK およびACP AXIクロック、 ACLK 。

住所1住所2住所3

CLK

ACLK

ACLKENS

ARRDRSアドレス0

図2-13 ACLKENSのタイミング例

ACPスレーブポートは、立ち上がりエッジでのみAXI入力要求とAXI出力値をサンプリングします。

ACLKENSがHIGHのときはCLKの

2.4.3 ACPの制限

ACPはキャッシュライン長の転送に最適化されており、幅広いAMBA 3 AXIをサポートします。

しかし、それは考慮しなければならないいくつかの制限があります。これらの制限はACPのパフォーマンスです。

ACPの機能制限

ACPのパフォーマンス制限

ACPアクセスは、Cortex-A9プロセッサのコヒーレント要求に一致する転送に最適化されています。

例えば：

64ビット境界で整列されたアドレスを持つ4つのダブルワード（長さ= 3、サイズ= 3）のラップバースト

バイトストローブを設定します。

•4ダブルワードのインクリメンタルバースト。先頭アドレスはキャッシュの先頭に対応します。

ライン、およびすべてのバイトストローブが設定されます。

最大限のパフォーマンスを得るには、この最適化フォーマットに一致するACPアクセスを使用してください。ACPアクセス

この形式と一致しないと、SCUの最適化によるメリットが得られず、大幅に低くなります。

パフォーマンス

ACPの機能制限

ACPは、完全なAMBA 3 AXIスレーブコンポーネントです。ただし、次の3種類の転送があります。

サポートされていません。

サポートされていない転送は次のとおりです。

•コヒーレントメモリへの排他的読み取りおよび書き込みトランザクション。

•非コヒーレントメモリ領域に対するSWPスタイルのトランザクションを除く、すべてのロックされたトランザクション。SWP

スタイルトランザクションは、非コヒーレントメモリへのロックされた読み取りアクセスとそれに続く書き込みへの書き込みアクセスです。

同じアドレスで、同じ属性を持ちます。

•バイトストローブがすべて設定されていない場合のコヒーレント読み書き転送の最適化。

2スヌープコントロールユニット

2.4アクセラレータコヒーレンシポート

機密ではない

結果として、ACPを介してLDREX / STREXメカニズムを使用して取得することは不可能です。

AxUSER [0] = 1およびAxCACHE [1]でマークされているコヒーレントメモリ領域への排他的アクセス

= 1

ただし、LDREX / STREXメカニズムは、非コヒーレントメモリのACPを通じて完全にサポートされています。

AxUSER [0] = 0またはAxCACHE [1] = 0 でマークされた領域。

関連参照

クロッキング2.4.2 ACPインタフェースページ2-44に。

2スヌープコントロールユニット

2.4アクセラレータコヒーレンシポート

機密ではない

2.5 WFE / SEVを使った外部エージェントとのイベント通信

コヒーレンシポートまたは他の外部エージェントに接続されている周辺機器は、ネットワークに参加できます。

EVENTIピンを使用したCortex-A9 MPCoreプロセッサのWFE / SEVイベント通信。

このピンがアサートされると、クラスタ内のすべてのCortex-A9プロセッサにイベントメッセージが送信されます。これは

クラスタの1つのプロセッサでSEV命令を実行するのと同じです。これにより、外部エージェントは

プロセッサにセマフォを解放したこと、およびプロセッサが電源を

節約モード見えるようにするには、EVENTI入力ピンを少なくとも1 CPUCLKクロックサイクルだけハイレベルに維持する必要があります。

プロセッサによって。

外部エージェントは、クラスタ内の少なくとも1つのCortex-A9プロセッサが

EVENTOピンをチェックすることによる SEV命令。このピンは、1 CLKクロックサイクルの間ハイに設定されます。

クラスタ内のCortex-A9プロセッサの1つがSEV命令を実行します。

2スヌープコントロールユニット

2.5 WFE / SEVを使った外部エージェントとのイベント通信

機密ではない

第3章

割り込みコントローラ

この章では、割り込みコントローラの実装定義の機能について説明します。

割り込みコントローラはARMに準拠しています

汎用割り込みコントローラアーキテクチャの仕様

１．０。

この章では、ARMにすでに記載されている情報は再現しません。

汎用割り込みコントローラ

アーキテクチャ仕様。

内容は次のとおりです。

• 割り込みコントローラの概要3.1 ページ3-48で。

• 3.2セキュリティ拡張機能はサポートページ3-50に。

• 3.3ディストリビュータレジスタの説明（3-51ページ）。

• 3.4割り込みインタフェースレジスタの説明ページ3-60で。

ARM 100486_0401_10_ja

機密ではない

3.1割り込みコントローラについて

割り込みコントローラは、Cortex-A9 MPCoreデザインに配置されている単一の機能ユニットです。それは

個々のCortex-A9にディスパッチする前に、すべての割り込みソースを一元管理する責任があります。

プロセッサ。Cortex-A9プロセッサごとに1つの割り込みインタフェースがあります。

割り込みコントローラはメモリマップされています。Cortex-A9プロセッサはプライベートを使用してアクセスします

SCUを介してインターフェイスします。

このセクションには、以下のサブセクションがあります。

• 3.1.4割り込みコントローラのクロック周波数（3-49ページ）。

• 3.1.2割り込み分配器の割り込みソース（3-49ページ）。

• 3.1.3 3-49ページの「ディストリビュータ仲裁の中断」。

• 取り扱い3.1.4のCortex-A9 MPCoreの1-Nの割り込みモデルページ3-49に。

3.1.1割り込みコントローラのクロック周波数

クロック周期は、統合中、MPCoreクロック周期の倍数として設定されます。この

倍数Nは2以上でなければなりません。結果として、信号の最小パルス幅

外部割り込みラインを駆動するのはN Cortex-A9プロセッサクロックサイクルです。

参照してください。第5章クロック、リセット、電力管理のページ5-75にについては、

PERIPHCLK と PERIPHCLKEN。

タイマーとウォッチドッグは割り込みコントローラーと同じクロックを使用します。

3.1.2割り込み分配器の割り込みソース

Interrupt Distributorの割り込みソースにはいくつかの種類があります。

タイプは以下のとおりです。

ソフトウェア生成割り込み（SGI）

各Cortex-A9プロセッサには、ID0-ID15のプライベート割り込みがあります。

ソフトウェア。これらの割り込みはエイリアスされているため、要求元のCortex-A9に対する要件はありません。

SGIを処理するときに独自のCPU IDを決定するプロセッサ。SGIの優先順位は

受信側のCortex-A9プロセッサによってバンクSGI優先順位レジスタに設定された値ではなく、

送信側のCortex-A9プロセッサによって設定された優先順位。

グローバルタイマー、PPI（0）

グローバルタイマーはID27を使用します。

レガシーnFIQピン、PPI（1）

従来のFIQモードでは、Cortex-A9プロセッサごとに、従来のnFIQピンが

ディストリビュータロジックに割り込み、割り込み要求をCortex-A9プロセッサに直接送り込みます。

Cortex-A9プロセッサが従来のピンではなく割り込みコントローラを使用する場合

レガシーモードでは、独自のCortex-A9プロセッサインターフェイスを有効にすることで、レガシーnFIQピンが処理されます。

他の割り込みラインと同じようにID28を使用します。

プライベートタイマー、PPI（2）

各Cortex-A9プロセッサには、ID29を使用して割り込みを生成できる独自のプライベートタイマーがあります。

ウォッチドッグタイマ、PPI（3）

各Cortex-A9プロセッサには、ID30を使用して割り込みを生成できる独自のウォッチドッグタイマがあります。

レガシーnIRQピン、PPI（4）

従来のIRQモードでは、従来のnIRQ Cortex-A9プロセッサごとに、ピンが

ディストリビュータロジックに割り込み、割り込み要求をCortex-A9プロセッサに直接送り込みます。

Cortex-A9プロセッサが従来のピンではなく割り込みコントローラを使用する場合

独自のCortex-A9プロセッサインタフェースを有効にすることで、従来のモード、従来のnIRQピンが処理されます。

他の割り込みラインと同じようにID31を使用します。

3割り込みコントローラ

3.1割り込みコントローラについて

機密ではない

共有ペリフェラル割り込み（SPI）

SPIは関連する割り込み入力ラインで生成されたイベントによってトリガされます。割り込み

コントローラは最大224の割り込み入力ラインをサポートできます。割り込み入力ラインは

エッジセンシティブ（ポジティブエッジ）またはレベルセンシティブ（ハイレベル）に設定します。SPIはID32から始まります。

エイリアスされCPUソースによって識別されるSGIを除き、一意のIDによって割り込みソースが識別されます。

すべての割り込み要因は独自の設定可能な優先順位を持ちます。

SGIとPPIを除くすべての割り込みソースには、独自の設定可能なCPUターゲットリストもあります。

Interrupt Distributorによってトリガされたときに割り込みが送信されるCortex-A9プロセッサのリスト。

3.1.3割り込みディストリビュータ調停

割り込み分配器は、すべての割り込みソースを各個人にディスパッチする前に集中管理します。

Cortex-A9プロセッサ

割り込み分配器は以下の優先順位で調停します。

1.最高優先順位の割り込み。これらは割り込み優先順位ﾚｼﾞｽﾀ（ICDIPTR）の最小値を持ちます。

2.同じ優先順位の値を持つ割り込みの場合、Interrupt Distributorは割り込みIDを調停します。

数。最初に小さいID番号を発送します

3.同じプライオリティ値と同じID番号を持つエイリアスSGIの場合、割り込みディストリビュータ

ソースCPU番号を調停します。最初に小さい方のCPU番号が割り当てられます。

割り込みコントローラハードウェアは、いくつかのCortex-A9プロセッサをターゲットとした割り込みが確実に可能になるようにします。

一度に1つのCortex-A9プロセッサでのみ使用できます。

3.1.4 Cortex-A9 MPCore 1-N割り込みモデルの処理

複数のプロセッサを搭載したシステムでは、割り込みが複数のプロセッサによって受信されると、

Cortex-A9 MPCoreは、1つのプロセッサだけが対応する割り込みIDを読み取るようにします。この

割り込みサービスルーチンのロックの要件を削除します。

ICCIARレジスタにアクセスすると、他のプロセッサはスプリアスIDまたは別の保留IDを読み取ります。

関連参照

1.5プライベートメモリ領域1-17ページ。

3割り込みコントローラ

3.1割り込みコントローラについて

機密ではない

3.2セキュリティ拡張機能のサポート

割り込みコントローラは、実装されたすべての割り込みを個別にセキュアまたは非セキュアとして定義することを許可します。

安全です。

セキュア割り込みをプログラムして、Cortex-A9のIRQまたはFIQ割り込みメカニズムを使用することができます。

ICPICRレジスタのFIQenビットでプロセッサを制御します。安全でない割り込みは常にを使って通知されます。

Cortex-A9プロセッサのIRQメカニズム

このセクションには、以下のサブセクションがあります。

• 3.2.1優先形式ページ3-50で。

• 3.2.2 CFGSDISABLEを使用したページ3-50に。

3.2.1優先フォーマット

Cortex-A9プロセッサは、5ビットバージョンの優先形式を実装しています。非セキュア状態では、4のみ

優先形式のビットが表示されます。

ARMを見る

汎用割り込みコントローラアーキテクチャ仕様。

3.2.2 CFGSDISABLEを使う

割り込みコントローラは、重要なコンフィギュレーションレジスタへの書き込みアクセスを防ぐ機能を提供します。

あなたは主張するときCFGSDISABLEを。この信号はセキュア制御レジスタの書き込み動作を制御します。

ディストリビュータとCortex-A9プロセッサのインタフェース、およびロック可能共有ペリフェラル割り込み

割り込みコントローラ内の（LSPI）。

CFGSDISABLEを使用する場合は、システム起動中にCFGSDISABLEをアサートすることをお勧めします。

ソフトウェアがレジスタを設定した後のプロセス。理想的には、システムはアサート解除するだけでよい

ハードリセットが発生した場合は CFGSDISABLE 。

CFGSDISABLEがHIGHのとき、割り込みコントローラは以下への書き込みアクセスを防止します。

以下に登録します。

配給業者

ICDDCRをセキュアにします。

ICDICTRのLSPIフィールドで定義されたセキュア割り込み

•割り込みセキュリティレジスタ

•割り込み設定イネーブルレジスタ

•割り込みクリアイネーブルレジスタ

•割り込み保留設定レジスタ

•割り込み保留クリアレジスタ

•割り込み優先順位レジスタ

•ICDIPTR

•割り込み設定レジスタ。

Cortex-A9割り込みインタフェース

EnableNSビットを除くICCICR。

CFGSDISABLEをアサートした後、レジスタビットを読み取り専用に変更します。

不正なコードが安全な場所で実行されている場合でも、これらの安全な割り込みを変更することはできません。

ドメイン。

3割り込みコントローラ

3.2セキュリティ拡張機能のサポート

機密ではない

3.3ディストリビュータレジスタの説明

目的、使用上の制約事項に関する情報を販売者が提供する登録の概要

各レジスタの設定および属性。

このセクションには、以下のサブセクションがあります。

• 3.3.1販売店登録の概要（3-51ページ）。

• 3-52ページの 3.3.2分配器制御レジスタ。

• 3-53ページの 3.3.3割り込みコントローラタイプレジスタ。

• 3-54 ページの 3.3.4配布者実装者識別レジスタ。

• 3.3.5割り込みレジスタセットを有効にページ3-56のを。

• 3-56ページの 3.3.6割り込みクリアイネーブルレジスタ。

• 3.3.7割り込みプロセッサターゲットは登録ページ3-56に。

• 3.3.8割り込み構成レジスタページ3-56で。

• 3-59 ページの 3.3.9 PPIステータスレジスタ。

• 3-57ページの 3.3.10 SPIステータスレジスタ。

3.3.1ディストリビューター登録の概要

配布登録簿のリスト。

次の表に記載されていないレジスタはRAZ / WIです。

このセクションでは、ARM Genericに既に記載されているレジスタに関する情報は再現しません。

割り込みコントローラアーキテクチャ仕様1.0 。

ICDIPRとICDIPTRレジスタはバイトアクセスとワードアクセスです。内の他のすべてのレジスタ

次の表はワードアクセス可能です。

このページのPERIPHBASE [31:13]からのオフセットについては、1-15ページの「1.5プライベートメモリ領域」を参照してください。

表3-1販売代理店登録サマリー

ベース名タイプリセット幅機能

0x000

ICDDCR RW

0x00000000

32 3.3.2分配器制御レジスタ（3-52ページ）

0x004

ICDICTR RO構成依存32 3.3.3割り込みコントローラタイプレジスタ（3-53ページ）

0x008

ICDIIDR RO

0x0102043B

32 3.3.4配給業者実施者識別登録

3-55ページ

0x00C - 0x07C - - - - 予約済み

0x080 - 0x09C ICDISRn RW

0x00000000

32個の割り込みセキュリティレジスタ

0x100

ICDISERn RW

0x0000FFFF

32個の割り込みセットイネーブルレジスタ

0x104 - 0x11C

0x00000000

0x180

ICDICERn RW

0x0000FFFF

32個の割り込みクリア許可レジスタ

0x184 - 0x19C

0x00000000

0x200 - 0x27C ICDISPRn RW

0x00000000

32個の割り込み保留設定レジスタ

0x280 - 0x29C ICDICPRn RW

0x00000000

32個の割り込み保留クリアレジスタ

0x300 - 0x31C ICDABRn RO

0x00000000

32個のアクティブビットレジスタ

0x380 - 0x3FC - - - - 予約済み

0x400 - 0x4FC ICDIPRn RW

0x00000000

32個の割り込み優先順位レジスタ

セキュア状態でこのレジスタにアクセスする必要があります。

3割り込みコントローラ

3.3ディストリビュータレジスタの説明

機密ではない

表3-1販売業者登録簿の要約（続き）

ベース名タイプリセット幅機能

0x7FC

- - - - 予約済み

0x800 - 0x8FC ICDIPTRn RW

0x0000000

32 3.3.7割り込みプロセッサターゲットレジスタ（3-56ページ）

0xBFC

- - - - 予約済み

0xC00

ICDICFRn RW

0xAAAAAAAA

32 3.3.8割り込み設定レジスタ（3-56ページ）

0xC04 0x7DC00000

0xC08 - 0xC3C 0x55555555

0xD00

ICPPISR -

0x00000000

32 3.3.9 PPIステータスレジスタ（3-56ページ）

0xD04 - 0xD1C ICSPISRn RO

0x00000000

32 3.3.10 SPIステータスレジスタ（3-57ページ）

0xD80 - 0xEFC - - - - 予約済み

0xF00

ICDSGIR WO - 32ソフトウェア生成割り込みレジスタ

0xF04 - 0xFCC - - - - 予約済み

0xFD0

ICPIDR0 RO

0x4

8ペリフェラルID0レジスタ

0xFD4

ICPIDR1 RO

0x0

8ペリフェラルID1レジスタ

0xFD8

ICPIDR2 RO

0x0

8ペリフェラルID2レジスタ

0xFDC

ICPIDR3 RO

0x0

8ペリフェラルID3レジスタ

0xFE0

ICPIDR4 RO

0x90

8ペリフェラルID4レジスタ

0xFE4

ICPIDR5 RO

0xB3

8ペリフェラルID5レジスタ

0xFE8

ICPIDR6 RO

0x1B

8ペリフェラルID6レジスタ

0xFEC

ICPIDR7 RO

0x0

8ペリフェラルID7レジスタ

0xFF0

ICCIDR0 RO

0xD

8コンポーネントID0レジスタ

0xFF4

ICCIDR1 RO

0xF0

8コンポーネントID1レジスタ

0xFF8

ICCIDR2 RO

0x5

8コンポーネントID2レジスタ

0xFFC

ICCIDR3 RO

0xB1

8コンポーネントID3レジスタ

3.3.2配給者管理レジスタ

ICDDCRの特性とビット割り当て

目的ディストリビュータが発生する外部刺激の変化に反応するかどうかを制御します。

SPI sおよび PPI 秒。

使用上の制約このレジスタはバンクされています。アクセスするレジスタは、アクセスの種類によって異なります。

安全なアクセス

ディストリビュータは、セキュアイネーブルおよびノンセキュアイネーブルへのアクセスを提供します。

ビット

安全でないアクセス

ディストリビュータは、ノンセキュアイネーブルビットへのアクセスのみを提供します。

CFGSDISABLEが設定されている場合は、Enable Secureを変更できません。あなたは修正することができます

SまたはNSレジスタを介して、CFGSDISABLEが設定されていても非セキュアを有効にします。

構成すべてのCortex-A9マルチプロセッサ構成で利用可能です。

対応する割り込みが存在する場合、リセット値は0x55555555です。 0x00000000

3割り込みコントローラ

3.3ディストリビュータレジスタの説明

機密ではない

属性は、レジスタの概要を参照してください3.3.1ディストリビュータレジスタの概要ページ3-51で。

次の図は、セキュアアクセスのためのICDDCRのビット割り当てを示しています。

31 2 1 0

非セキュアを有効にする

安全を有効にする

予約済み

図3-1セキュアアクセスのためのICDDCRのビット割り当て

次の表は安全なｱｸｾｽに対するICDDCR ﾋﾞｯﾄ割り当てを示します。

表3-2セキュアアクセス用のICDDCRのビット割り当て

ビット名機能

[31：2] - 予約済み

[1]非セキュアを有効にする

0 ディストリビュータ内のすべてのノンセキュア割り込み制御ビットが何らかの理由で状態を変更するのを禁止します。

対応するSPIまたはPPI信号で発生する外部刺激の変化。

1 ディストリビュータがノンセキュア割り込みのレジスタ位置を更新できるようにします。

[0]セキュアを有効にする

0 ディストリビュータ内のすべてのセキュア割り込み制御ビットが外部からの状態変化を禁止します。

対応するSPIまたはPPI信号で発生する刺激の変化。

1 ディストリビュータがセキュア割り込みのレジスタ位置を更新できるようにします。

次の図は、ノンセキュアアクセスに対するICDDCRのビット割り当てを示しています。

31 1 0

非セキュアを有効にする

予約済み

図3-2ノンセキュアアクセスに対するICDDCRのビット割り当て

次の表は、ノンセキュアアクセスのICDDCRビット割り当てを示しています。

表3-3非セキュアアクセスに対するICDDCRのビット割り当て

ビット名機能

[31：1] - 予約済み

[0]非セキュアを有効にする

0 ディストリビュータ内のすべての非セキュア割り込み制御ビットが無効になったために状態が変化するのを無効にします。

対応するSPIまたはPPI信号で発生する外部刺激の変化。

1 ディストリビュータがノンセキュア割り込みのレジスタ位置を更新できるようにします。

3.3.3割り込みコントローラタイプレジスタ

ICDICTRの特性とビット割り当て

目的割り込みコントローラの設定に関する情報を提供します。

使用制限使用制限はありません。

3割り込みコントローラ

3.3ディストリビュータレジスタの説明

機密ではない

構成すべてのCortex-A9マルチプロセッサ構成で利用可能です。

属性は、レジスタの概要を参照してください3.3.1ディストリビュータレジスタの概要ページ3-51で。

次の図は、ICDICTRのビット割り当てを示しています。

31 0

LSPI SBZ

ITライン数

SBZ

15 10 9 8 7 5 4

CPU番号

SecurityExtn

ロック可能なSPI

図3-3 ICDICTRのビット割り当て

次の表にICDICTRのビット割り当てを示します。

表3-4 ICDICTRのビット割り当て

ビット名機能

[31:16] - 予約済み

[15:11] LSPI コントローラに含まれるロック可能共有ペリフェラル割り込み（LSPI）の数を返します。の

エンコーディングは次のとおりです。

0b11111

31のLSPI、つまりID 32〜62の割り込みです。

CFGSDISABLEがHIGHのとき、割り込みコントローラは次のようなレジスタ位置への書き込みを防止します。

LSPIの動作状態を制御します。

[10] SecurityExtnコントローラに含まれているセキュリティドメインの数を返します。

1 コントローラには2つのセキュリティドメインがあります。

このビットは常に値1を返します。

[9：8] - 予約済み

3割り込みコントローラ

3.3ディストリビュータレジスタの説明

機密ではない

表3-4 ICDICTRのビット割り当て（続き）

ビット名機能

[7：5] CPU番号エンコードは次のとおりです。

0b000

Cortex-A9 MPCore構成には、1つのCortex-A9プロセッサが含まれています。

0b001

Cortex-A9 MPCore構成には2つのCortex-A9プロセッサが含まれています。

0b010

Cortex-A9 MPCore構成には、3つのCortex-A9プロセッサが含まれています。

0b011

Cortex-A9 MPCore構成には、4つのCortex-A9プロセッサが含まれています。

0b1xx

未使用の値

[4：0] IT lines numberエンコーディングは次のとおりです。

0b00000

ディストリビュータは32の割り込みを提供し、外部割り込みラインは提供しません。

時間

0b00001

ディストリビュータは64の割り込み、32の外部割り込みラインを提供します。

0b00010

ディストリビュータは96本の割り込み、64本の外部割り込みラインを提供します。

0b00011

ディストリビュータは128の割り込み、96の外部割り込みラインを提供します。

0b00100

ディストリビュータは160の割り込み、128の外部割り込みラインを提供します。

0b00101

ディストリビュータは192本の割り込み、160本の外部割り込みラインを提供します。

0b00110

ディストリビュータは224本の割り込み、192本の外部割り込みラインを提供します。

0b00111

ディストリビュータは256の割り込み、224の外部割り込みラインを提供します。

他のすべての値は使用されません。

3.3.4配給業者実施者識別登録

ICDIIDRの特性とビット割り当て

目的インプリメンターおよびコントローラーの改訂についての情報を提供します。

使用制限使用制限はありません。

構成すべてのCortex-A9マルチプロセッサ構成で利用可能です。

属性は、レジスタの概要を参照してください3.3.1ディストリビュータレジスタの概要ページ3-51で。

次の図は、ICDIIDRのビット割り当てを示しています。

24 23 12 11 0

実装定義リビジョン番号実装者

図3-4 ICDIIDRのビット割り当て

次の表にICDIIDRのビット割り当てを示します。

表3-5 ICDIIDRのビット割り当て

ビット値名前機能

[31:24]

0x01

実装バージョン実装バージョン番号を表示します。

[23:12]

0x020

リビジョン番号コントローラのリビジョン番号を返します。

[11：0]

0x43B

実装者番号。

時間

ディストリビュータは、ID 0〜31の割り込みを使用して、割り込みコントローラに含まれる可能性のあるすべてのSGIおよびPPIを制御します。

3割り込みコントローラ

3.3ディストリビュータレジスタの説明

機密ではない

3.3.5割り込みセットイネーブルレジスタ

実装の要約はICDISERnの機能を定義しました。

Cortex-A9 MPCoreでは、SGIは常に有効になっています。ICDISERnの対応するビットは、

1、書き込みは無視されます。

3.3.6割り込みクリア許可レジスタ

実装の要約はICDICERnの機能を定義しました。

Cortex-A9 MPCoreでは、SGIは常に有効になっています。ICDICERnの対応するビットが読み出されます。

一つとして、無視された書き込み。

3.3.7割り込みプロセッサターゲットレジスタ

実装の要約はICDIPTRnの機能を定義しました。

1つのCortex-A9プロセッサのみをサポートするシステムでは、これらのレジスタはすべてゼロとして読み出され、書き込みは

無視されます。単一のCortex-A9プロセッサが常に割り込みのターゲットとして設定されます。

2つ以上のCortex-A9プロセッサをサポートするシステムの場合、プロセッサのターゲットフィールドが0に設定されていると、

特定のSPIでは、この割り込みはハードウェアピンを介して保留中に設定することはできません。

セットペンディングレジスタ。

3.3.8割り込み設定レジスタ

実装の要約は、ICDICFRの機能を定義しました。

各ビットペアは割り込みのための割り込み設定を記述します。各ペアのオプションは

次のような割り込みタイプ

SGI ビットは読み出し専用で、ビットペアは常に0b10として読み出されます。

PPI ビットは読み取り専用です

PPI [1]および[4]：0b01

割り込みはアクティブLOWレベルに敏感です。

PPI [0]、[2]、および[3]：0b11

割り込みは立ち上がりエッジに敏感です。

SPI ビットペアのLSBビットは読み出し専用で、常に0b1です。あなたはビットのMSBビットをプログラムすることができます。

次のようにペアリングして、トリガー感度を変更します。

0b01 割り込みはアクティブHIGHレベルセンシティブ

0b11 割り込みは立ち上がりエッジに敏感です。

31のLSPIがあり、割り込み32〜62があります。これらの割り込みを設定してからロックすることができます。

使用して複数の変更CFGSDISABLEを。LSPIは、SPIが存在する場合にのみ存在します。

3.3.9 PPIステータスレジスタ

ICPPISRの特性とビット割り当て

目的Cortex-A9プロセッサがディストリビュータの入力ステータスにアクセスできるようにします。

•PPI（4）はnIRQ <n>用です

•PPI（3）はウォッチドッグ割り込み用です。

•PPI（2）はプライベートタイマー割り込み用です。

•PPI（1）はnFIQ <n>用です

•PPI（0）はグローバルタイマ用です。

使用上の制約Cortex-A9プロセッサはそれ自体の PPIのステータスを読み取ることしかできないため、読み取ることができません。

他のCortex-A9プロセッサのPPIのステータスを読みます。

構成すべてのCortex-A9マルチプロセッサ構成で利用可能です。

3割り込みコントローラ

3.3ディストリビュータレジスタの説明

機密ではない

属性は、レジスタの概要を参照してください3.3.1ディストリビュータレジスタの概要ページ3-51で。

次の図は、ICPPISRのビット割り当てを示しています。

PPI（1）状況

31 16 15 14 13 12 11 0

PPI（2）状況

PPI（3）状況

PPI（4）状況

予約済み

SBZ

PPI（0）状況

10年

図3-5 ICPPISRのビット割り当て

次の表は、ICPPISRのビット割り当てを示しています。

表3-6 ICPPISRのビット割り当て

ビット名機能

[31:16] - 予約済み

[15:11] ppi_statusディストリビュータのPPI（4：0）入力のステータスを返します。

•PPI [4]はnIRQです。

•PPI [3]はプライベートウォッチドッグです。

•PPI [2]はプライベートタイマーです。

•PPI [1]はnFIQです

•PPI [0]はグローバルタイマです。

PPI [1]とPPI [4]はアクティブLOW

PPI [0]、PPI [2]、およびPPI [3]はアクティブHIGHです。

注意

これらのビットはPPI（4：0）信号の実際のステータスを返します。ICDISPRnとICDICPRnレジスタも

PPI（4：0）ステータスを提供しますが、これらのレジスタに書き込むことができるので実際の値を含まない可能性があります。

PPI（4：0）信号のステータス。

[10：0] - SBZ

3.3.10 SPIステータスレジスタ

ICSPISRnの特性とビット割り当て

目的Cortex-A9プロセッサで、 IRQS [N：0] 入力のステータスにアクセスできるようにします。

販売代理店

使用制限使用制限はありません。

構成すべてのCortex-A9マルチプロセッサ構成で利用可能です。

属性は、レジスタの概要を参照してください3.3.1ディストリビュータレジスタの概要ページ3-51で。

次の図は、ICSPISRnビットの割り当てを示しています。

3割り込みコントローラ

3.3ディストリビュータレジスタの説明

機密ではない

spi [N] ステータス

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

。

spi [N + 1] ステータス

spi [N + 2] ステータス

spi [N + 31] ステータス

図3-6 ICSPISRnのビット割り当て

次の表は、ICSPISRnビットの割り当てを示しています。

表3-7 ICSPISRnのビット割り当て

ビット名機能

[31：0] spi_statusディストリビュータのIRQS [N：0]入力のステータスを返します。

ビット[X] = 0 IRQS [X] はLOWです

ビット[X] = 1 IRQS [X] はHIGHです。

注意

• Xが参照するIRQSは、そのビット位置とspi_statusレジスタのベースアドレスオフセットに依存します。

次の図が示しています。

•これらのビットはIRQS信号の実際のステータスを返します。pending_setとpending_clrレジスタは、

IRQSステータスを提供しますが、あなたはこれらのレジスタに書くことができるので実際のものを含んでいないかもしれません

IRQS信号のステータス。

次の図は、ディストリビュータがSPIに提供するアドレスマップを示しています。

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

SPI用のspi_status [31：0]

031 12

SPI用のspi_status [63:32]

95年

SPI用のspi_status [95:64]

646566

SPI用のspi_status [223：192]

。

192

。

0xD08

0xD0C

0xD1C

223

3263 3334

0xD04

図3-7 ICSPISRnアドレスマップ

この図では、SPIの値は読み取り専用です。このレジスタには、SPIの値が含まれています。

対応するCortex-A9プロセッサインタフェース。ディストリビュータは最大7つのレジスタを提供します。もし、あんたが

3割り込みコントローラ

3.3ディストリビュータレジスタの説明

機密ではない

割り込みコントローラが224個未満のSPIを使用するように設定すると、レジスタの数が減ります。

それに応じて。割り込みが実装されていない場所では、ディストリビュータは次のことを行います。

•対応するビットへの書き込みを無視します。

・これらのビットを読むと0を返します。

3割り込みコントローラ

3.3ディストリビュータレジスタの説明

機密ではない

3.4割り込みインタフェースレジスタの説明

各Cortex-A9プロセッサインタフェースが目的、使用方法に関する情報を提供するレジスタのリスト

各レジスタの制約、構成、および属性。

このセクションには、以下のサブセクションがあります。

• 3.4.1プロセッサインタフェースレジスタの概要ページ3-60で。

• 3-60 ページの 3.4.2 CPUインタフェース実装者識別レジスタ。

3.4.1プロセッサインタフェースレジスタ一覧

Cortex-A9プロセッサインタフェースレジスタのリスト。

このセクションでは、ARMに既に記載されているレジスタに関する情報は再現しません。

一般的な

割り込みコントローラアーキテクチャ仕様。

表3-8 Cortex-A9プロセッサインタフェースレジスタの概要

ベース名タイプリセット幅機能

0x000

ICCICR RW

0x00000000

32 CPUインタフェース制御レジスタ

0x004

ICCPMR RW

0x00000000

32割り込み優先順位マスクレジスタ

0x008

ICCBPR RW

0x2

0x3

32バイナリポイントレジスタ

0x00C

ICCIAR RO

0x000003FF

32割り込み確認レジスタ

0x010

ICCEOIR WO - 32割り込み終了レジスタ

0x014

ICCRPR RO

0x000000FF

32実行中の優先順位レジスタ

0x018

ICCHPIR RO

0x000003FF

32最大保留割り込みレジスタ

0x01C

ICCABPR RW

0x3

32エイリアス非セキュア2進小数点レジスタ

0xFC

ICCIDR RO

0x3901243B

32 3.4.2 CPUインタフェース実装者識別レジスタ（3-60ページ）

3.4.2 CPUインタフェース実装者識別レジスタ

ICCIIDRレジスタの特性とビット割り当て

目的インプリメンターおよびコントローラーの改訂についての情報を提供します。

使用制限使用制限はありません。

構成すべてのCortex-A9マルチプロセッサ構成で利用可能です。

属性3.4.1プロセッサインタフェースレジスタ一覧のレジスタ一覧を参照してください。

3-60ページを参照してください。

次の図は、ICCIIDRのビット割り当てを示しています。

リビジョン

数

実施者

20 11

品番

19 121516

建築

数

図3-8 ICCIIDRのビット割り当て

次の表にICCIIDRのビット割り当てを示します。

3割り込みコントローラ

3.4割り込みインタフェースレジスタの説明

機密ではない

表3-9 ICCIIDRのビット割り当て

ビット値名前機能

[31:20]

0x390

部品番号周辺機器を識別します。

[19:16] 0x1アーキテクチャバージョンアーキテクチャのバージョンを識別します。

[15:12] 0x2リビジョン番号割り込みコントローラのリビジョン番号を返します。実装者はフォーマットを定義します

この分野の。

[11：0] 0x43B実装者Cortex-A9プロセッサインタフェースを実装した会社のJEP106コードを返します

RTL これは以下の構成を使用します。

[11：8] 実装者のJEP106継続コード。

［７］０。

[6：0] 実装者のJEP106コード[6：0]。

3割り込みコントローラ

3.4割り込みインタフェースレジスタの説明

機密ではない

第4章

グローバルタイマー、プライベートタイマー、およびウォッチドッグ

レジスタ

この章では、タイマとウォッチドッグレジスタについて説明します。

内容は次のとおりです。

• プライベートタイマとウォッチドッグのブロック約4.1 ページ4-63で。

• 4.2プライベートタイマとウォッチドッグのレジスタページ4-64で。

• グローバルタイマー約4.3 ページ4-70で。

• 4.4グローバルタイマレジスタページ4-71で。

機密ではない

4.1プライベートタイマーとウォッチドッグブロックについて

プライベートタイマーおよびウォッチドッグブロックの機能のリスト。

•ゼロになったときに割り込みを生成する32ビットカウンタ。

•クロック周期を限定するための8ビットプリスケーラ値。

•設定可能な単発モードまたは自動リロードモード。

•カウンタの設定可能な開始値。

•これらのブロックのクロックはPERIPHCLKです。

ウォッチドッグはタイマーとして設定できます。

CLKの説明については、5-75ページの第5章「クロック、リセット、電力管理」を参照してください。

PERIPHCLK 、および PERIPHCLKEN 。

このセクションには、以下のサブセクションがあります。

• 4.1.1計算タイマー間隔ページ4-63で。

• 4.1.2セキュリティ拡張機能ページ4-63で。

4.1.1タイマー間隔の計算

タイマ間隔は次の式で算出されます。

PERIPHCLK

（PRESCALER_値+ 1）x（Load_value + 1）

（）

図4-1タイマ間隔の計算式

この式は、タイマまたはウォッチドッグによって生成された2つのイベント間の期間を計算するために使用できます。

4.1.2セキュリティ拡張

「SCUの非セキュアアクセス制御レジスタ」セクションでは、セキュアまたは非セキュアでのタイマの使用方法について説明しています。

安全な状態です。

関連参照

2.2.9 SCU非セキュアアクセス制御レジスタ（2-34ページ）。

4つのグローバルタイマ、プライベートタイマ、およびウォッチドッグレジスタ

4.1プライベートタイマーとウォッチドッグブロックについて

機密ではない

4.2プライベートタイマとウォッチドッグレジスタ

各レジスタのビット割り当てに関する情報を含む、タイマレジスタとウォッチドッグレジスタの概要。

アドレスは、プライベートアドレスで定義されたタイマーおよびウォッチドッグ領域のベースアドレスを基準にしています。

メモリマップ

すべてのタイマおよびウォッチドッグレジスタはワードアクセスのみ可能です。

ウォッチドッグリセットステータスレジスタを除くこれらのレジスタをリセットするには、nPERIPHRESETを使用します。

nWDRESET はウォッチドッグリセットステータスレジスタをリセットします。

このセクションには、以下のサブセクションがあります。

• 4.2.1プライベートタイマとウォッチドッグレジスタの概要（4-64ページ）。

• 4.2.2プライベートタイマロードレジスタページ4-65で。

• 4.2.3プライベートタイマカウンタレジスタのページ4-65で。

• 4.2.4プライベートタイマコントロールレジスタページ4-65で。

• 4.2.5プライベートタイマ割り込みステータスレジスタページ4-66で。

• 4.2.6ウォッチドッグ・ロードは、登録ページ4-66に。

• 4.2.7ウォッチドッグカウンタレジスタページ4-66で。

• 4.2.8ウォッチドッグ制御レジスタページ4-67で。

• 4.2.9ウォッチドッグ割り込みステータスレジスタをページ4-68で。

• 4.2.10ウォッチドッグリセットステータスレジスタページ4-69で。

• 4.2.11ウォッチドッグディセーブル登録ページ4-69で。

4.2.1プライベートタイマとウォッチドッグレジスタの概要

タイマーおよびウォッチドッグレジスタのリスト。

次の表に記載されていないレジスタはすべて予約済みです。

表4-1タイマおよびウォッチドッグレジスタ

オフセットタイプリセット値機能

0x00

0x00000000

4.2.2プライベートタイマロードレジスタ（4-65ページ）

0x04

0x00000000

4.2.3プライベートタイマカウンタレジスタ（4-65ページ）

0x08

0x00000000

4.2.4プライベートタイマ制御レジスタ（4-65ページ）

0x0C

0x00000000

4.2.5プライベートタイマ割り込みステータスレジスタ（4-66ページ）

0x20

0x00000000

4.2.6ウォッチドッグロードレジスタ（4-66ページ）

0x24

0x00000000

4.2.7ウォッチドッグカウンタレジスタ（4-66ページ）

0x28

0x00000000

4.2.8ウォッチドッグ制御レジスタ（4-67ページ）

0x2C

0x00000000

4.2.9ウォッチドッグ割り込みステータスレジスタ（4-68ページ）

0x30

0x00000000

4.2.10ウォッチドッグリセットステータスレジスタ（4-69ページ）

0x34

WO - 4.2.11ウォッチドッグディセーブルレジスタ（4-69ページ）

注意

関連するプロセッサがデバッグ状態になると、プライベートタイマはカウントを停止します。

4つのグローバルタイマ、プライベートタイマ、およびウォッチドッグレジスタ

4.2プライベートタイマとウォッチドッグレジスタ

機密ではない

4.2.2プライベートタイマロードレジスタ

ﾀｲﾏ / ｶｳﾝﾀﾚｼﾞｽﾀはそれが減少する時にﾀｲﾏ / ｶｳﾝﾀﾚｼﾞｽﾀに複写された値を含みます。

自動リロードモードを有効にしてゼロに下げます。タイマロードレジスタへの書き込みは

タイマカウンタレジスタに書き込みます。

4.2.3プライベートタイマカウンタレジスタ

タイマカウンタレジスタはデクリメントカウンタです。

ﾀｲﾏ / ｶｳﾝﾀのﾀｲﾏ /許可ﾋﾞｯﾄを使用してﾀｲﾏ / ｶｳﾝﾀが許可されると、ﾀｲﾏ / ｶｳﾝﾀﾚｼﾞｽﾀが減分されます

制御レジスタ Cortex-A9プロセッサのタイマがデバッグ状態の場合、カウンタは、

Cortex-A9プロセッサは非デバッグ状態に戻ります。

ﾀｲﾏ / ｶｳﾝﾀﾚｼﾞｽﾀが0に達して自動再読み込み動作が許可されると、それは次の値を再読み込みします。

Timer Load Registerを実行し、その値からデクリメントします。自動リロードモードが有効になっていない場合は、

タイマカウンタレジスタはゼロまでデクリメントして停止します。

タイマカウンタレジスタがゼロに達すると、タイマ割り込みステータスイベントフラグがセットされ、

割り込みID 29が割り込み分配器で保留中に設定されている場合は、割り込みID 29が

タイマ制御レジスタ

タイマカウンタレジスタまたはタイマロードレジスタに書き込むと、タイマカウンタレジスタは

新しく書き込まれた値から減少します。

4.2.4プライベートタイマ制御レジスタ

プライベートタイマ制御レジスタのビット割り当て。

UNK / SBZP

31 16 15 8 7 3 2 1 0

UNK / SBZPプリスケーラ

IRQ有効オートリロード

タイマー有効

図4-2プライベートタイマ制御レジスタのビット割り当て

以下の表に、プライベートタイマ制御レジスタのビット割り当てを示します。

表4-2プライベートタイマ制御レジスタのビット割り当て

ビット名機能

[31:16] - UNK / SBZP

[15：8]プリスケーラプリスケーラは、カウンタレジスタのデクリメントイベントのクロック周期を変更します。見る

4.1.1 式については、 4-63ページの「 4.1.1タイマ間隔の計算」を参照してください。

[7：3] - UNK / SBZP

[2] IRQ有効設定されている場合、イベントフラグがタイマーに設定されていると、割り込みID 29は割り込みディストリビュータで保留中に設定されます。

ステータスレジスタ

4つのグローバルタイマ、プライベートタイマ、およびウォッチドッグレジスタ

4.2プライベートタイマとウォッチドッグレジスタ

機密ではない

表4-2プライベートタイマ制御レジスタのビット割り当て（続き）

ビット名機能

[1]自動リロード

0 単発モード。カウンタはゼロまで減少し、イベントフラグをセットして停止します。

1 自動リロードモード。カウンタレジスタがゼロに達するたびに、それはに含まれている値でリロードされます

タイマロードレジスタ

[0]タイマー有効タイマー有効：

0 タイマは無効で、カウンタは減少しません。

すべてのレジスタは読み書きできます

1 タイマが有効になり、カウンタは通常どおりデクリメントします。

タイマはプリスケーラ値+ 1ごとにインクリメントされます。たとえば、プリスケーラの値が5の場合

グローバルタイマは6クロックサイクルごとにインクリメントされます。PERIPHCLKはこれのための基準クロックです。

4.2.5プライベートタイマ割り込みステータスレジスタ

プライベートタイマ割り込みステータスレジスタのビット割り当て。

これは、現在存在するすべてのCortex-A9プロセッサ用のバンクレジスタです。

イベントフラグは、カウンタレジスタがゼロに達すると自動的に設定されるスティッキービットです。タイマーなら

割り込みが有効になっている場合、イベントフラグがオンになった後、割り込みID 29が割り込みディストリビュータで保留中に設定されます

セット。1を書き込むとイベントフラグはクリアされます。

UNK / SBZP

イベントフラグ

図4-3プライベートタイマ割り込みステータスレジスタのビット割り当て

4.2.6ウォッチドッグロードレジスタ

ｳｫｯﾁﾄﾞｯｸﾞ負荷ﾚｼﾞｽﾀはそれが行われる時にｳｫｯﾁﾄﾞｯｸﾞｶｳﾝﾀﾚｼﾞｽﾀに複写される値を含みます。

タイマモードでは、自動リロードモードを有効にした状態でゼロまでデクリメントします。

ウォッチドッグロードレジスタへの書き込みは、ウォッチドッグカウンタレジスタへの書き込みも意味します。

4.2.7ウォッチドッグカウンタレジスタ

ウォッチドッグカウンタレジスタはダウンカウンタです。

ｳｫｯﾁﾄﾞｯｸﾞ制御内のｳｫｯﾁﾄﾞｯｸﾞ許可ﾋﾞｯﾄを使用してｳｫｯﾁﾄﾞｯｸﾞが許可されるなら、それは減少します

登録。ウォッチドッグに関連付けられているCortex-A9プロセッサがデバッグ状態の場合、カウンタは動作しません。

Cortex-A9プロセッサがデバッグ以外の状態に戻るまでデクリメントします。

ｳｫｯﾁﾄﾞｯｸﾞｶｳﾝﾀﾚｼﾞｽﾀが0に達し、自動再読み込み動作が許可され、そしてﾀｲﾏ動作で、

それはｳｫｯﾁﾄﾞｯｸﾞ負荷ﾚｼﾞｽﾀ内の値を再設定し、その後その値から減少します。自動リロードの場合

モードがイネーブルされていないか、またはウォッチドッグがタイマーモードではない場合、ウォッチドッグカウンタレジスタはデクリメントします。

ゼロまで下げて停止します。

ウォッチドッグモードのとき、ウォッチドッグカウンタレジスタを更新する唯一の方法は、

ウォッチドッグロードレジスタ。タイマモードのとき、ウォッチドッグカウンタレジスタは書き込み可能です。

ｳｫｯﾁﾄﾞｯｸﾞｶｳﾝﾀﾚｼﾞｽﾀが0に達する時のｳｫｯﾁﾄﾞｯｸﾞの動作はその形態によって異なります。

4つのグローバルタイマ、プライベートタイマ、およびウォッチドッグレジスタ

4.2プライベートタイマとウォッチドッグレジスタ

機密ではない

タイマモードウォッチドッグカウンタレジスタがゼロに達すると、ウォッチドッグ割り込みステータスイベント

割り込みが発生した場合は、Interrupt Distributorでflagが設定され、割り込みID 30が保留に設定されます。

生成はｳｫｯﾁﾄﾞｯｸﾞ制御ﾚｼﾞｽﾀで許可されます。

ウォッチドッグ

モード

ソフトウェア障害によってウォッチドッグカウンタレジスタがリフレッシュされない場合は、

ウォッチドッグカウンタレジスタがゼロになり、ウォッチドッグリセットステータスフラグがセットされ、

関連するWDRESETREQリセット要求出力ピンが1つのPERIPHCLKに対してアサートされる

サイクル。外部ﾘｾｯﾄ元はそれからの全部または一部をﾘｾｯﾄする責任があります。

Cortex-A9 MPCoreデザイン。

4.2.8ウォッチドッグ制御レジスタ

ウォッチドッグ制御レジスタのビット割り当て。

予約済み

31 16 15 8 7 4 3 2 1 0

予約プリスケーラ

WDモード

自動リロードを有効にする

ウォッチドッグイネーブル

図4-4ウォッチドッグ制御レジスタのビット割り当て

以下の表に、ウォッチドッグ制御レジスタのビット割り当てを示します。

表4-3ウォッチドッグ制御レジスタのビット割り当て

ビット名機能

[31:16] - 予約済み

[15：8]プリスケーラプリスケーラは、カウンタレジスタのデクリメントイベントのクロック周期を変更します。見る

4.1.1計算タイマー間隔ページ4-63で。

[7：4] - 予約済み

[3]ウォッチドッグモード

0 タイマーモード、デフォルト。

このビットに0を書き込んでも効果はありません。これを有効にするには、ウォッチドッグ無効化レジスタを使用する必要があります。

タイマーモードにウォッチドッグします。P. 4-69「4.2.11ウォッチドッグディセーブルレジスタ」を参照してください。

1 ウォッチドッグモード。

[2] IT Enable設定されている場合、割り込みフラグ30にイベントフラグが設定されていると、割り込みID 30はInterrupt Distributorで保留に設定されます。

ウォッチドッグステータスレジスタ。

ウォッチドッグモードでは、このビットは無視されます。

[1]自動リロード

0 単発モード。

カウンタはゼロまで減少し、イベントフラグを設定して停止します。

1 自動リロードモード。

カウンタレジスタがゼロに達するたびに、ロードに含まれる値で再ロードされます。

登録してから、デクリメントを続けます。

[0]ウォッチドッグイネーブルグローバルウォッチドッグイネーブル

0 ウォッチドッグは無効になり、カウンタは減少しません。それでもすべてのレジスタを読み取ることができます。

書いた。

1 ウォッチドッグが有効になり、カウンタは通常どおりデクリメントします。

4つのグローバルタイマ、プライベートタイマ、およびウォッチドッグレジスタ

4.2プライベートタイマとウォッチドッグレジスタ

機密ではない

4.2.9ウォッチドッグ割り込みステータスレジスタ

ウォッチドッグ割り込みステータスレジスタのビット割り当て。

31 0

予約済み

イベントフラグ

図4-5ウォッチドッグ割り込みステータスレジスタのビット割り当て

イベントフラグは、タイマでカウンタレジスタがゼロに達すると自動的に設定されるスティッキービットです。

モード。ウォッチドッグ割り込みが有効になっている場合、割り込みID 30は割り込み分配器で保留中に設定されます。

イベントフラグが設定された後。値1を書き込むと、イベントフラグはクリアされます。ゼロを書き込もうとしています

設定されていない場合は、イベントフラグに1を設定しても効果はありません。

4つのグローバルタイマ、プライベートタイマ、およびウォッチドッグレジスタ

4.2プライベートタイマとウォッチドッグレジスタ

機密ではない

4.2.10ウォッチドッグリセットステータスレジスタ

ウォッチドッグリセットステータスレジスタのビット割り当て。

31 0

予約済み

リセットフラグ

図4-6ウォッチドッグリセットステータスレジスタのビット割り当て

リセットフラグは、ウォッチドッグモードでカウンタレジスタがセットされると自動的に設定されるスティッキビットです。

それに応じてリセット要求が送信されます。

リセットフラグは、1の値で書き込まれるとクリアされます。リセットフラグに0または1を書き込もうとしています

設定されていない場合は効果がありません。このフラグは通常のCortex-A9プロセッサのリセットではリセットされませんが、

独自のリセットライン、nWDRESET。Cortex-A9プロセッサのリセット時にnWDRESETをアサートしてはいけません

アサートは、WDRESETREQを使用したウォッチドッグリセット要求の結果です。この区別は可能にします

通常のブートシーケンスと区別するためのソフトウェア、リセットフラグは0、および前回の起動によるもの

ウォッチドッグタイムアウト、リセットフラグを1に設定

4.2.11ウォッチドッグディセーブルレジスタ

ウォッチドッグディセーブルレジスタを使用して、ウォッチドッグモードからタイマモードに切り替えます。ソフトウェアは書く必要があります

0x12345678 から 0x87654321へと連続してウォッチドッグディスエーブルレジスタを設定し、ウォッチドッグモードにします。

ウォッチドッグ制御レジスタのビットはゼロに設定されます。

ｳｫｯﾁﾄﾞｯｸﾞ禁止ﾚｼﾞｽﾀに書かれた値の1つが不正であるか、または他の書き込みがのどちらかで起きたなら、

2ワード書き込みの間、ウォッチドッグは同じモードのままです。ウォッチドッグを再起動するには、

ソフトウェアは、ウォッチドッグ制御レジスタのウォッチドッグモードビットに1を書き込む必要があります。

関連参照

4.2.6 ページの「ウォッチドッグ制御レジスタ」。

関連参照

1.6インターフェース1-19ページ。

A.2付録A - 92ページの制御信号をリセットおよびリセットする。

4つのグローバルタイマ、プライベートタイマ、およびウォッチドッグレジスタ

4.2プライベートタイマとウォッチドッグレジスタ

機密ではない

4.3グローバルタイマーについて

グローバルタイマーの機能のリスト。

•グローバルタイマは、自動インクリメント機能を備えた64ビットのインクリメントカウンタです。続く

割り込み送信後にインクリメントします。

•グローバルタイマは、プライベートメモリ領域にメモリマップされています。

•グローバルタイマは、セキュア状態のリセット時にのみアクセスされます。

•グローバルタイマーは、クラスター内のすべてのCortex-A9プロセッサからアクセス可能です。各Cortex-A9プロセッサ

グローバルタイマーが起動したときにプライベート割り込みをアサートするために使用されるプライベート64ビットコンパレータを持っています。

コンパレータの値に達しました。デザイン内のすべてのCortex-A9プロセッサは、次のものに対してバンクID、ID27を使用します。

この割り込み ID27はプライベートペリフェラル割り込みとして割り込みコントローラに送信されます。

•グローバルタイマはPERIPHCLKによってクロックされます。

注意

•r2p0以降、グローバルタイマーを搭載した各プロセッサのコンパレータは、タイマー値が

以上。以前のリビジョンでは、タイマー値が等しいときにコンパレータが起動しました。

に。

•いずれかのプロセッサがデバッグ状態になっても、グローバルタイマーはカウントを停止しません。

関連参照

1.5プライベートメモリ領域1-17ページ。

2.2.9 SCU非セキュアアクセス制御レジスタ（2-34ページ）。

3.1.2割り込み分配器の割り込みソース（3-48ページ）。

4つのグローバルタイマ、プライベートタイマ、およびウォッチドッグレジスタ

4.3グローバルタイマーについて

機密ではない

4.4グローバルタイマレジスタ

各レジスタのビット割り当てに関する情報を含むグローバルタイマレジスタの要約。

このセクションには、以下のサブセクションがあります。

• 4.4.1グローバルタイマレジスタの概要（4-71ページ）。

• 4.4.2グローバルタイマカウンタレジスタ（4-71ページ）、0x00と0x04 。

• 4.4.3グローバルタイマコントロールレジスタページ4-72で。

• 4.4.4グローバルタイマ割り込みステータスレジスタページ4-73で。

• 4.4.5コンパレータ値レジスタ、4-10 ページの 0x10と0x14 。

• 4.4.6自動インクリメントレジスタ、4-73ページの「 0x18 」。

4.4.1グローバルタイマレジスタ一覧

グローバルタイマーレジスタのリスト。

オフセットはPERIPH_BASE_ADDR + 0x0200を基準にしています。これらをリセットするには、nPERIPHRESETを使用してください。

レジスタ

表4-4グローバルタイマレジスタ

オフセットタイプリセット値バンク機能

0x00

R / W

0x00000000

No 4.4.2グローバルタイマー

カウンタレジスタ、0x00

4-71ページ「 0x04 」

0x04

R / W

0x00000000

0x08

R / W

0x00000000

はい

私

4.4.3グローバルタイマー

制御レジスタ

4-72ページ

0x0C

R / W

0x00000000

はい4.4.4グローバルタイマー

割り込みステータスレジスタ

4-73ページ

0x10

R / W

0x00000000

はい4.4.5コンパレータ値

レジスタ、0x10と0x14

4-73ページ

0x14

R / W

0x00000000

0x18

R / W

0x00000000

はい4.4.6自動インクリメント

レジスタ、0x18

4-73ページ

4.4.2グローバルタイマカウンタレジスタ、0x00および0x04

タイマカウンタレジスタは2つあります。これらはオフセット0x00の下位32ビットタイマカウンタと

オフセット0x04の上位32ビットタイマカウンタ。

これらのレジスタには32ビットアクセスでアクセスする必要があります。STRD / LDRDは使用できません。

タイマイネーブルビットの修正

32ビットタイマカウンタレジスタに書き込むことによって、タイマイネーブルビットを変更します。

手順

1.グローバルタイマ制御レジスタのタイマイネーブルビットをクリアする

2.下位32ビットタイマカウンタレジスタに書き込みます。

3.上位32ビットタイマカウンタレジスタに書き込みます。

私

いくつかのビット

4つのグローバルタイマ、プライベートタイマ、およびウォッチドッグレジスタ

4.4グローバルタイマレジスタ

機密ではない

4.タイマイネーブルビットを設定します。

64ビットグローバルタイマカウンタレジスタ値の取得

32ビットタイマカウンタレジスタを読み取ることによってグローバルタイマカウンタレジスタの64ビット値を取得する。

手順

1.上位32ビットタイマカウンタレジスタを読み出します。

2.下位32ビットタイマカウンタレジスタを読む。

3.上位32ビットタイマカウンタレジスタを再度読み出します。値が32ビットの上限値と異なる場合

前に読み、前の手順に進みます。そうでなければ、64ビットタイマカウンタの値は正しいです。

4.4.3グローバルタイマ制御レジスタ

グローバルタイマ制御レジスタのビット割り当て。

予約済み

31 16 15 8 7 3 2 1 0

予約プリスケーラ

IRQ有効コンプ有効

タイマー有効

自動増加

図4-7グローバルタイマ制御レジスタのビット割り当て

以下の表に、グローバルタイマ制御レジスタのビット割り当てを示します。

表4-5グローバルタイマ制御レジスタのビット割り当て

ビット名機能

[31:16] - 予約済み

[15：8]プリスケーラプリスケーラは、カウンタレジスタのデクリメントイベントのクロック周期を変更します。見る

4.1.1 式については、 4-63ページの「 4.1.1タイマ間隔の計算」を参照してください。

[7：4] - 予約済み

[3]オートインクリメント

このビットはCortex-A9プロセッサごとにバンクされています。

0 単発モード。

カウンタがコンパレータの値に達すると、イベントフラグが設定されます。ソフトウェアの責任です

より多くのイベントを取得するためにコンパレータ値を更新します。

1 自動インクリメントモード。

カウンタがコンパレータの値に達するたびに、コンパレータレジスタは

自動インクリメントレジスタ。ソフトウェアをアップデートすることなく、より多くのイベントを定期的に設定できます。

[2] IRQイネーブルこのビットはCortex-A9プロセッサごとにバンクされています。

設定されている場合、タイマー内でイベントフラグが設定されていると、割り込みID 27はInterrupt Distributorで保留中に設定されます。

ステータスレジスタ

自動インクリメントおよびコンプイネーブルビットが設定されていると、自動インクリメントレジスタの値ごとにIRQが生成されます。

4つのグローバルタイマ、プライベートタイマ、およびウォッチドッグレジスタ

4.4グローバルタイマレジスタ

機密ではない

表4-5グローバルタイマ制御レジスタのビット割り当て（続き）

ビット名機能

[1]コンプイネーブル

このビットはCortex-A9プロセッサごとにバンクされています。

設定すると、64ビットタイマカウンタと関連する64ビットコンパレータの比較が可能になります。

登録。

[0]タイマイネーブルタイマイネーブル

0 タイマーは無効で、カウンタは増加しません。

すべてのレジスタは読み書きできます。

1 タイマが有効になり、カウンタは通常どおりインクリメントします。

4.4.4グローバルタイマ割り込みステータスレジスタ

グローバルタイマ割り込みステータスレジスタのビット割り当て。

これは、現在存在するすべてのCortex-A9プロセッサ用のバンクレジスタです。

イベントフラグは、カウンタレジスタがコンパレータに到達したときに自動的に設定されるスティッキービットです。

値を登録してください。タイマ割り込みが有効な場合、割り込みID 27は割り込みで保留中に設定されます。

イベントフラグが設定された後のディストリビュータ。1を書き込むとイベントフラグはクリアされます。

UNK / SBZP

イベントフラグ

図4-8グローバルタイマ割り込みステータスレジスタのビット割り当て

4.4.5コンパレータ値レジスタ、0x10と0x14

オフセット0x10の下位32ビットコンパレータ値レジスタと上位32 ビットレジスタの2つの32ビットレジスタがあります。

オフセット0x14のビットコンパレータ値レジスタ。

これらのレジスタには32ビットアクセスでアクセスする必要があります。STRD / LDRDは使用できません。コンパレータがあります

各Cortex-A9プロセッサの値レジスタ。

CompイネーブルビットとIRQイネーブルビットを設定する

このﾚｼﾞｽﾀへの更新が割り込み状態ﾚｼﾞｽﾀを設定しないことを保証すること。

手順

1.タイマ制御レジスタのコンプイネーブルビットをクリアします。

2.下位32ビットコンパレータ値レジスタに書き込みます。

3.上位32ビットコンパレータ値レジスタに書き込みます。

4. Comp Enableビットを設定し、必要に応じてIRQ enableビットを設定します。

4.4.6自動インクリメントレジスタ、0x18

この32 ﾋﾞｯﾄﾚｼﾞｽﾀは自動増分ﾋﾞｯﾄが0の時に比較ﾚｼﾞｽﾀの増分値を与えます。

タイマ制御レジスタに設定します。存在する各Cortex-A9プロセッサには、独自の自動インクリメントがあります

登録。

グローバルカウンタがコンパレータに到達したときにコンプイネーブルおよびオートインクリメントビットが設定されている場合

レジスタ値、コンパレータは自動インクリメント値でインクリメントされるため、新しいイベントを設定できます。

定期的に。

4つのグローバルタイマ、プライベートタイマ、およびウォッチドッグレジスタ

4.4グローバルタイマレジスタ

機密ではない

グローバルタイマーは影響を受けず、増加し続けます。

4つのグローバルタイマ、プライベートタイマ、およびウォッチドッグレジスタ

4.4グローバルタイマレジスタ

機密ではない

第5章

クロック、リセット、および電源管理

この章では、Cortex-A9 MPCoreのクロック、リセット、および電源管理機能について説明します。

内容は次のとおりです。

• 5.1クロックページ5-76で。

• 5.2リセットページ5-77で。

• 5.3電源管理ページ5-81で。

機密ではない

5.1時計

プロセッサの機能クロック入力の一覧とPERIPHCLKの例。

Cortex-A9 MPCoreプロセッサには、非同期インタフェースはありません。したがって、すべてのバス

インタフェースと割り込み信号はCLKを基準にして同期している必要があります。

CLK

これはCortex-A9プロセッサのメインクロックです。

Cortex-A9 MPCoreプロセッサとSCUのすべてのCortex-A9プロセッサは、

CLKの配布バージョン。

PERIPHCLK

割り込みコントローラ、グローバルタイマー、プライベートタイマー、ウォッチドッグは、

PERIPHCLK 。

PERIPHCLK は CLK と同期している必要があり、 PERIPHCLK クロック周期Nは

CLKクロック周期の倍数として設定できます。この倍数Nは、以下と等しい必要があります。

2より大きい

ペリフェルケン

これは割り込みコントローラとタイマのクロックイネーブル信号です。PERIPHCLKEN

信号はCLKクロック速度で生成されます。CLKの立ち上がりエッジでPERIPHCLKENが HIGH

対応するPERIPHCLK立ち上がりエッジがあることを示します。

次の図は、PERIPHCLKクロック周期Nが3の場合の例を示しています。

CLK

PERIPHCLK

ペリフェルケン

N = 3

図5-1 3対1のタイミング比

注意

r2p0以降は、PERIPHCLKを使用しない場合にPERIPHCLKが非アクティブのままになることがあります。

プライベートメモリ領域の周辺機器。

5クロック、リセット、および電源管理

5.1時計

機密ではない

5.2リセット

Cortex-A9 MPCoreプロセッサの設計にはリセット信号があります。

独立したデザイン。

このセクションには、以下のサブセクションがあります。

• 5.2.1リセットの組み合わせページ5-77で。

• 5.2.2のCortex-A9 MPCoreのパワーオンリセットページ5-77で。

• 5.2.3 Cortex-A9 MPCoreソフトウェアのリセット（5-78ページ）。

• 5.2.4個別のプロセッサのパワーオンリセットページ5-78で。

• 5.2.5個別プロセッサソフトウェアのリセット（5-79ページ）。

• 5.2.6個別プロセッサのパワーオンSIMD MPEリセット（5-79ページ）。

• 5.2.7のCortex-A9 MPCoreのデバッグリセットページ5-79で。

• 5.2.8個別のプロセッサのデバッグリセットページ5-80で。

• 5.2.9個別のプロセッサのウォッチドッグフラグがリセットページ5-80に。

5.2.1リセットの組み合わせ

Cortex-A9 MPCoreシステムで予想されるさまざまなリセットの組み合わせのリスト。

次の表で、[n]はリセットを開始するCortex-A9プロセッサを表します。

表5-1 Cortex-A9 MPCoreシステムでのリセットの組み合わせ

nSCURESETと

nPERIPHRESET

nCPURESET [3：0] nNEONRESET [3：0] nDBGRESET [3：0] nWDRESET [3：0]

Cortex-A9 MPコア

パワーオンリセット

0すべて0すべて0すべて0すべて0

Cortex-A9 MPコア

ソフトウェアリセット

0すべて0すべて0すべて1すべて0

プロセッサあたり

パワーオンリセット

1 [n] = 0 [n] = 0 [n] = 0 [n] = 0またはすべて1

プロセッサあたり

ソフトウェアリセット

1 [n] = 0 [n] = 0すべて1 [n] = 0またはすべて1

SIMD MPEパワー

に

1すべて1 [n] = 0すべて1すべて1

Cortex-A9 MPコア

デバッグ

1すべて1すべて1すべて0すべて1

プロセッサごとのデバッグ1すべて1すべて1 [n] = 0すべて1

プロセッサあたり

ウォッチドッグフラグ

1すべて1すべて1すべて1 [n] = 0

5.2.2 Cortex-A9 MPCoreのパワーオンリセット

この電源投入時またはコールドリセットは、Cortex-A9 MPCoreプロセッサのロジック全体を初期化します。絶対です

最初に電源を投入したときに、Cortex-A9 MPCoreプロセッサに電源投入またはコールドリセットを適用します。

システム。

パワーオンリセットの場合、リセット信号の立ち上がり（立ち下がり）エッジは必ずしもそうである必要はありません。

CLKに同期しますが、立ち上がりエッジは同期している必要があります。これはCPUCLKOFFと

NEONCLKOFF 信号確実に正しくするには、少なくとも9 CLKサイクルの間リセット信号をアサートする必要があります。

動作をリセットします。

5クロック、リセット、および電源管理

5.2リセット

機密ではない

電源投入時にリセットシーケンスを実行する

電源投入時にリセットシーケンスを実行するための推奨手順。

手順

1.すべてのリセットを適用します：nCPURESET、nDBGRESET、nWDRESET、nSCURESET、nPERIPHRESET、

そしてnNEONRESET場合SIMD MPEが存在しています。

2.少なくとも9サイクルのCLKを加え、その他の各クロックドメインで少なくとも1サイクルを適用します。

他のコンポーネントのためのドキュメンテーションはそれを要求します。より多くのクロックサイクルを適用しても害はありません。

これにより、各クロックドメインに15サイクルを適用することで最大限の冗長性を実現できます。

3.すべてのCPUCLKOFF信号を0b1の値でアサートし、SIMD MPEがある場合はすべて

ネオンコフ。

4. CLKとPERIPHCLKを停止します。

5.実装にもよりますが、およそ10サイクルに相当するのを待ちます。この

クロックとリセットツリーの待ち時間を補正します。

6.リセットを解除します。

7.再度クロックとリセットを補正するために、さらに約10サイクルの等価を待ちます。

ツリーの待ち時間

8.すべてのCPUCLKOFFとNEONCLKOFFをディアサートします。これにより、デザイン内のすべてのレジスタが

リセットシーケンスの終了時に同じCLKエッジ。

9. CLKとPERIPHCLKを起動します。

5.2.3 Cortex-A9 MPCoreソフトウェアのリセット

このソフトウェアまたはウォームリセットは、個々のCortex-A9プロセッサそれぞれのすべての機能ロジックを初期化します。

デバッグロジックとは別に、クラスタ内に存在します。

この間、すべてのブレークポイントとウォッチポイントは保持されます。

ARMでは、nDBGRESETを無効にしないことを除いて、パワーオンリセットシーケンスを使用することをお勧めします。

シーケンス中にアサートされます。これにより、デバッグレジスタの値が確実に保持されます。

関連参照

2.2.4 SCU CPU電力ステータスレジスタ2-28ページ。

シャットダウンモード

シャットダウンモードではデバイス全体の電源がオフになり、キャッシュを含むすべての状態を保存する必要があります

ソフトウェアによって外部的に。

リセットのアサートにより、デバイスは実行状態に戻ります。この状態保存は、

割り込みは無効になり、DSB操作で終了します。Cortex-A9プロセッサはそれから通信します

電源コントローラを使用して、デバイスの電源を切る準備ができていることを

休眠モードに入る。

5.3.2電力管理コントローラとの通信

Cortex-A9プロセッサと外部の電源管理コントローラ間の通信は、

使用して実行PWRCTLOnのCortex-A9 MPCoreの出力信号およびCortex-A9 MPCoreの入力を

信号をクランプします。

PWRCTLOn

皮質A9

MPコア出力

信号

これらの信号は外部の電力管理コントローラを制限します。の価値

PWRCTLOn はSCU CPUステータスレジスタの値に依存します。SCU

CPUステータスレジスタの値は、Cortex-A9の後にPWRCTLOnにのみコピーされます。

プロセッサは、WFIを実行して低電力モードに入る準備ができたことを知らせます。

命令とそれに続くSTANDBYWFI ピンアサーション。

皮質A9

MPコア入力

信号

外部電源管理コントローラはCPUCLAMP [3：0]を使用します。

Cortex-A9 MPCoreを分離するための NEONCLAMP [3：0] 、および CPURAMCLAMP [4：0]

電源ドメインは、オフになる前に相互に接続しています。これらの信号は

Cortex-A9 MPCoreプロセッサに電源が供給されている場合には意味があります。

で設計されているクランプ。

関連参照

2.2.4 SCU CPU電力ステータスレジスタ2-28ページ。

5.3.3 Cortex-A9 MPCoreパワードメイン

Cortex-A9 MPCoreプロセッサは最大14の電源ドメインをサポートできます。

サポートされている電源ドメインは次のとおりです。

•データエンジンとは別に、Cortex-A9プロセッサごとに1つずつ、合計4つの電源ドメイン。

•Cortex-A9プロセッサの各データエンジンに1つずつ、合計4つの電源ドメイン。

•4つの電源ドメイン。各Cortex-A9プロセッサキャッシュとTLB RAMに1つずつあります。

•SCU複製TAG RAM用の1つの電源ドメイン。

•残りのロジック、SCUロジックセル、およびプライベートペリフェラル用の1つの電源ドメイン。

次の図は、電源ドメインと、電源ドメインのプレースホルダーが挿入されている場所を示しています。

分離

5クロック、リセット、および電源管理

5.3電源管理

機密ではない

SCUロジック+ GIC +タイマー/ウォッチドッグ

Vscu

SCU

RAMS

Vscuram

Core0

ネオン

SIMD

CPU0ロジック+ FPU +

共有FPU / MPEロジック

登録ファイル

クランプ

Vmpe0

Vcpu0

クランプ

CPU0

RAMS

Vram0

クランプ/

レベルシフタ

Core1

ネオン

SIMD

CPU1ロジック+ FPU +

共有FPU / MPEロジック

登録ファイル

クランプ

Vmpe0

Vcpu0

クランプ

CPU1

RAMS

Vram0

クランプ/

レベルシフタ

クランプ/

レベルシフタ

図5-2 Cortex-A9 MPCoreの電源ドメインとクランプ

5.3.4マルチプロセッサの起動について

Cortex-A9 MPCoreのマルチプロセッシング機能を設定する方法はいくつかあります。

一次プロセッサおよび非一次プロセッサに対するこのセットアップの例が提供される。

マルチプロセッサの起動のこの説明では：

•単一プロセッサ上のステップ内のすべての操作は、任意の順序で実行できます。

•単一プロセッサ上の1ステップでのすべての操作は、後続の操作の前に行わなければなりません。

ステップはそのプロセッサで発生します。

•リード以外のプロセッサでのすべての操作は、リードの同等のステップ番号より前に行わないでください。

プロセッサ。

他の順序は適用されません。

注意

L2C-310キャッシュコントローラの設定は完全に独立しています。セットアップは前後にいつでも実行できます。

Cortex-A9 MPCoreマルチプロセッシング起動。

プライマリプロセッサで起動する

プライマリプロセッサのプロセスを起動します。

手順

無効にする

•SCUはすべてのプロセッサのタグを複製します。

•データキャッシュ。

2. SCUを有効にします。

3.データキャッシュを有効にし、ACTLR.SMP = 1でSMPモードを設定します。

5クロック、リセット、および電源管理

5.3電源管理

機密ではない

非プライマリプロセッサで起動する

非プライマリプロセッサのプロセスを起動します。

手順

1.データキャッシュを無効にします。

2. SCUがプライマリプロセッサによって有効になるのを待ちます。

3.データキャッシュを有効にし、ACTLR.SMP = 1でSMPモードを設定します。

5クロック、リセット、および電源管理

5.3電源管理

機密ではない

第6章

デバッグ

この章では、Cortex-A9 MPCoreデザインにおけるデバッグとトレースの考慮事項について説明します。

内容は次のとおりです。

• 6.1外部デバッグインタフェース信号ページ6-87で。

• 6.2 Cortex-A9 MPCore APBデバッグインタフェースとメモリマップ（6-88ページ）。

機密ではない

6.1外部デバッグインタフェース信号

Cortex-A9 MPCoreの実装では、各Cortex-A9プロセッサのデバッグインタフェースは次のとおりです。

MPCore境界にエクスポートされるため、個々のCortex-A9を個別にデバッグできます。

クロストリガなどのマルチプロセッシングデバッグ機能は、外部で設定することができます。

Cortex-A9 MPコア。CoreSightを見る

™

v1.0アーキテクチャ仕様と ARM

デバッグインタフェースv5

アーキテクチャ仕様。

次の図は、Cortex-A9 MPCore外部デバッグインタフェース信号を示しています。

皮質A9

プロセッサ

SPIDEN [N：0]

SPNIDEN [N：0]

DBGEN [N：0]

NIDEN [N：0]

COMMTX [N：0]

COMMRX [N：0]

DBGCPUDONE [N：0]

DBGRESTARTED [N：0]

DBGNOPWRDWN [N：0]

DBGACK [N：0]

EDBGRQ [N：0]

DBGRESTART [N：0]

PSELDBG

PADDRDBG [n：2]

PRDATADBG [31：0]

PENABLEDBG

PREADYDBG

PSLVERRDBG

PWRITEDBG

DBGROMADDR [31:12]

DBGROMADDRV

DBGSELFADDR [31:15]

DBGSELFADDRV

DBGSWENABLE [N：0]

PWDATADBG [31：0]

nDBGRESET [N：0]

PADDRDBG31

に存在するプロセッサの数

設計によってnの値が決まります。

1プロセッサ PADDRDBG [12：2]

2つのプロセッサ PADDRDBG [13：2]

3つのプロセッサ PADDRDBG [14：2]

4つのプロセッサ PADDRDBG [14：2]

図6-1 CortexA9 MPCoreデザインの外部デバッグインタフェース信号

Cortex-A9 MPCoreデバッグインタフェース上のいくつかの信号は、Cortex-A9プロセッサのすべてのCortex-A9プロセッサに共通です。

クラスタ。これはAPBデバッグインターフェイスの場合です。

CortexA9 MPCore外部デバッグインタフェースは、次のものを実装していません。

• DBGTRIGGER。

• DBGPWRDUP。

• DBGOSLOCKINIT。

関連参照

6.2 Cortex-A9 MPCore APB 6-88ページのデバッグインタフェースとメモリマップ。

6デバッグ

6.1外部デバッグインタフェース信号

機密ではない

6.2 Cortex-A9 MPCore APBデバッグインタフェースとメモリマップ

Cortex-A9 MPCoreには、個々のCortex-A9プロセッサにアクセスするための単一のDebug APBインタフェースがあります。

クラスタ内。Cortex-A9は1〜4個のCortex-A9プロセッサを搭載しているため、

MPCoreは、8 KB、16 KB、24 KB、または32 KBのCoreSightメモリ領域として表示され、次の場合にアクセスされます。

PSELDBG がアサートされています。

各Cortex-A9プロセッサには、デバッグとパフォーマンスのために2つの4KB CoreSightコンポーネントが含まれています。

連続した8KBのメモリ領域にマップされたリソースを監視します。ARMを見る

皮質

-A9テクニカル

この8KBメモリ領域の詳細なメモリマッピングに関するリファレンスマニュアル。

このセクションには、以下のサブセクションがあります。

• 6.2.1 PADDRDBG値ページ6-88で。

• 単一のCortex-A9プロセッサのための6.2.2の設定ページ6-88で。

• 2のCortex-A9プロセッサ用の6.2.3の設定ページ6-88で。

• 6.2.4 3つのCortex-A9プロセッサの構成（6-88ページ）。

• 6.2.5 4つのCortex-A9プロセッサの構成（6-89ページ）。

6.2.1 PADDRDBGの値

PADDRDBGの値は、Cortex-A9 MPCore構成では異なります。それはの値を持つことができます

プロセッサの数に応じて、[12：0]、[13：0]、または[14：0]。

6.2.2単一のCortex-A9プロセッサの構成

この構成では、PADDRDBG は[12：0]です。PADDRDBG [12] を使用してデバッグまたは

プロセッサのパフォーマンスモニタ領域。

• Cortex-A9プロセッサのデバッグ領域にアクセスするには、 PADDRDBG [12] = 0を使用します。

• Cortex-A9プロセッサのパフォーマンスモニタ領域にアクセスするには、 PADDRDBG [12] = 1を使用します。

6.2.3 2つのCortex-A9プロセッサの構成

この構成では、PADDRDBG は[13：0]です。PADDRDBG [13] は、どのプロセッサを選択するために使用されます。

アクセスされます。

• CPU0リソースにアクセスするには、PADDRDBG [13] = 0を使用します。

• CPU1リソースにアクセスするには、PADDRDBG [13] = 1を使用します。

PADDRDBG [12] は、プロセッサのデバッグまたはパフォーマンスモニタ領域を選択するために使用されます。

• 選択したCortex-A9プロセッサのデバッグ領域にアクセスするには、 PADDRDBG [12] = 0を使用します。

• 選択したCortex-A9のパフォーマンスモニタ領域にアクセスするには、 PADDRDBG [12] = 1を使用します。

プロセッサ。

6.2.4 3つのCortex-A9プロセッサの構成

この構成では、PADDRDBG は[14：0]です。PADDRDBG [14:13] を使用して、どちらを選択するかを選択します。

プロセッサにアクセスします。

• CPU0リソースにアクセスするには、PADDRDBG [14:13] = 00を使用します。

• CPU1リソースにアクセスするには、PADDRDBG [14:13] = 01を使用します。

• CPU2リソースにアクセスするには、PADDRDBG [14:13] = 10を使用します。

PADDRDBG [12] は、プロセッサのデバッグまたはパフォーマンスモニタ領域を選択するために使用されます。

• 選択したCortex-A9プロセッサのデバッグ領域にアクセスするには、 PADDRDBG [12] = 0を使用します。

• 選択したCortex-A9のパフォーマンスモニタ領域にアクセスするには、 PADDRDBG [12] = 1を使用します。

プロセッサ。

6デバッグ

6.2 Cortex-A9 MPCore APBデバッグインタフェースとメモリマップ

機密ではない

注意

この構成では、外部のCoreSightシステムがCortex-A9 MPCoreを確実に

でアクセスPADDRDBG [14:13] = 11 PADDRDBGは、[14：13] = 11、PSELDBGがあってはなりません

主張した。

6.2.5 4つのCortex-A9プロセッサの構成

この構成では、PADDRDBG は[14：0]です。PADDRDBG [14:13] を使用して、どちらを選択するかを選択します。

プロセッサにアクセスします。

• CPU0リソースにアクセスするには、PADDRDBG [14:13] = 00を使用します。

• CPU1リソースにアクセスするには、PADDRDBG [14:13] = 01を使用します。

• CPU2リソースにアクセスするには、PADDRDBG [14:13] = 10を使用します。

• CPU3リソースにアクセスするには、PADDRDBG [14:13] = 11を使用してください。

PADDRDBG [12] は、プロセッサのデバッグまたはパフォーマンスモニタ領域を選択するために使用されます。

• 選択したCortex-A9プロセッサのデバッグ領域にアクセスするには、 PADDRDBG [12] = 0を使用します。

• 選択したCortex-A9のパフォーマンスモニタ領域にアクセスするには、 PADDRDBG [12] = 1を使用します。

プロセッサ。

6デバッグ

6.2 Cortex-A9 MPCore APBデバッグインタフェースとメモリマップ

機密ではない

付録A

信号の説明

この付録では、Cortex-A9 MPCore信号について説明します。

TEINIT [N：0]のような信号名では、Nの値はユーザのプロセッサの数より1つ少なくなります。

設計。

内容は次のとおりです。

• A.1クロックおよびクロック制御信号（付録A-91）。

• A.2付録A-92ページの制御信号をリセットおよびリセットする。

• A.3割り込み（Appx-A-94）。

• A.4構成信号（Appx-A-95）。

• A.5セキュリティ制御信号（付録A-97）。

• 付録A.6 WFEおよびWFIスタンバイ信号。

• A.7電源管理の信号（付録A-99ページ）。

•付録A.8 AXIインターフェイス（付録A-101）。

• A.9パフォーマンス監視信号ページAPPX-A-110上。

• 付録Appx-A-111の A.10例外フラグ信号。

• A.11パリティエラー信号（付録A-112ページ）。

• A.12 MBISTインターフェース（付録A-113ページ）。

• A.13スキャンテスト信号（付録A-114ページ）。

• A.14外部デバッグインタフェース（付録A-115）。

• A.15のPTMインタフェース信号ページAPPX-A-119上。

ARM 100486_0401_10_ja

機密ではない

A.1クロックとクロック制御信号

クロックとクロック制御信号のリスト。

表A-1 Cortex-A9 MPCoreのクロックとクロック制御信号

名前入出力ソース説明

CLK Iクロックコントローラグローバルクロック

MAXCLKLATENCY [2：0] I実装固有の静的

値

動的クロックゲーティング遅延を制御します。これらのピンはサンプリングされています

プロセッサのリセット中。

PERIPHCLK Iクロックコントローラタイマおよび割り込みコントローラ用のクロック

PERIPHCLKEN Iクロックコントローラタイマおよび割り込みコントローラのクロックイネーブル

関連参照

5-75ページの第5章クロック、リセット、および電源管理。

シグナルの説明

A.1クロックとクロック制御信号

機密ではない

A.2制御信号のリセットとリセット

リセット、リセットクロック制御、およびウォッチドッグ要求リセット信号のリスト。

このセクションには、以下のサブセクションがあります。

• A.2.1リセット信号（付録A-92ページ）。

• A.2.2 付録Cクロック制御信号のリセット。

• A.2.3ウォッチドッグ要求リセット信号（Appx-A-92）。

A.2.1リセット信号

リセット信号の説明

表A-2リセット信号

名前入出力ソース説明

nCPURESET [N：0] Iコントローラまたはクロックコントローラのリセット個々のCortex-A9プロセッサのリセット

nDBGRESET [N：0] Iプロセッサデバッグロジックリセット

nNEONRESET [N：0]

MPEが存在する場合のみ

Cortex-A9 MPE SIMDロジックリセット

nPERIPHRESET Iタイマおよび割り込みコントローラのリセット

nSCURESET I SCUグローバルリセット

nWDRESET [N：0] Iプロセッサウォッチドッグリセット

A.2.2リセットクロック制御信号

リセットクロック制御信号は、リセットシーケンス中にクロックをカットするために使用されます。NEONCLCKOFF [N：

0] は、デザインにデータエンジンがある場合にのみ存在します。

表A-3リセットクロック制御信号

名前入出力ソース説明

CPUCLKOFF [N：0] Iリセットコントローラ個々のCortex-A9プロセッサのCPUクロックイネーブル、アクティブLOW：

0 クロックは有効です。

1 時計は停止しています。

NEONCLKOFF [N：0] I MPE SIMDロジッククロック制御：

0 MPE SIMDロジッククロックをカットしません。

1 MPE SIMDロジッククロックをカットします。

関連参照

5-75ページの第5章クロック、リセット、および電源管理。

A.2.3ウォッチドッグ要求リセット信号

WDRESETREQ [N：0] は、ウォッチドッグ要求リセット信号です。

表A ― 4ウォッチドッグ要求リセット信号

名前入出力宛先説明

WDRESETREQ [N：0] Oシステム例外コントローラプロセッサウォッチドッグリセット要求

シグナルの説明

A.2制御信号のリセットとリセット

機密ではない

関連参照

第4章グローバルタイマ、プライベートタイマ、ウォッチドッグレジスタ（4-62ページ）。

シグナルの説明

A.2制御信号のリセットとリセット

機密ではない

A.3割り込み

割り込みライン信号のリスト

表A-5割り込みライン信号

名前入出力ソース説明

IRQS [x：0] I割り込み

出典

割り込み分配器割り込みライン。

xは、32の増分で31、63、…、最大223まで指定できます。割り込みラインがない場合、このピンは

削除されました。

3-47ページの第3章「割り込みコントローラ」を参照してください。

nIRQ [N：0] I個々のCortex-A9プロセッサのレガシIRQ要求入力ライン。

アクティブLOW割り込み要求：

0 割り込みを起動します。

1 割り込みを起動しません。

プロセッサはnIRQ入力をレベルセンシティブとして扱います。割り込みが発生することを保証するために、

プロセッサが割り込みを確認するまで、nIRQ入力がアサートされたままになるようにします。

nFIQ [N：0] I個々のCortex-A9プロセッサのプライベートFIQ要求入力ライン。

アクティブLOWの高速割り込み要求：

0 高速割り込みを起動します。

1 高速割り込みを起動しません。

プロセッサはnFIQ入力をレベルセンシティブとして扱います。割り込みが発生することを保証するために、

プロセッサが割り込みを確認するまで、nFIQ入力がアサートされたままになるようにします。

nIRQOUT [N：0] O電源

コントローラ

割り込みコントローラからの個々のプロセッサnIRQのアクティブLOW出力。いつ使用するか

プロセッサの電源がオフになっており、割り込みが

外部電源コントローラの制御

nFIQOUT [N：0] O割り込みコントローラからの個々のプロセッサnFIQのアクティブLOW出力。いつ使用するか

プロセッサの電源がオフになっており、割り込みが

外部電源コントローラの制御

注意

以下のため：IRQS [0、X] 、nIRQ [N：0] 、とのnFIQ [N：0]は、信号の最小パルス幅は、外部駆動

割り込みラインは1 PERIPHCLKサイクルです。

シグナルの説明

A.3割り込み

機密ではない

A.4設定信号

設定信号のリスト。

表A-6設定信号

I / Oソース名または

先

説明

CFGEND [N：0] Iシステム

構成

個々のCortex-A9プロセッサのエンディアン設定。

リセット時にCP15 c1制御レジスタ（SCTLR）のEEビットを1に強制します。

Cortex-A9プロセッサはビッグエンディアンのデータ処理で起動します。

0 EEビットはLOWです。

1 EEビットはHIGHです。

このピンはプロセッサのリセット中にのみサンプリングされます。

CFGNMFI [N：0] I個々のCortex-A9プロセッサ構成の高速割り込みは非割り込みです。

マスカブル：

0 CP15 c1制御レジスタのNMFIビットをクリアする。

1 CP15 c1制御レジスタのNMFIビットを設定します。

このピンはプロセッサのリセット中にのみサンプリングされます。

CLUSTERID [3：0] IクラスタIDレジスタフィールドで読み出された値、MPIDRのビット[11：8]。

フィルタI 2つのマスタポートを持つ構成で使用します。アドレスのフィルタリングを有効にします

リセット時の範囲詳細については、2-22ページの2.2.2 SCU制御レジスタを参照してください。

この信号を設定します。

FILTERSTART [31:20] I 2つのマスターポートを持つ構成で使用します。開始アドレスを指定します

リセット時のアドレスフィルタリング 2-31ページの 2.2.6「開始アドレスレジスタのフィルタリング」を参照してください。

FILTEREND [31:20] I 2つのマスターポートを持つ構成で使用します。の終了アドレスを指定します

アドレスフィルタリング 2-32ページの「2.2.7終了アドレスレジスタのフィルタリング」を参照してください。

PERIPHBASE [31:13] Iタイマー、ウォッチドッグ、割り込みコントローラ、およびSCUのベースアドレスを指定します。

レジスタメモリマップアクセスでのみアクセス可能です。この値は

CP15 c15 Configuration Baseを使用してCortex-A9プロセッサによって取得されたもの

アドレスレジスタ

SMPnAMP [N：0] Oシステムの整合性

コントローラ

Cortex-A9プロセッサごとにAMPまたはSMPモードを通知します。

0 非対称です。

1 対称

シグナルの説明

A.4設定信号

機密ではない

表A-6設定信号（続き）

I / Oソース名または

先

説明

TEINIT [N：0] Iシステム

構成

個々のCortex-A9プロセッサのリセット時のデフォルトの例外処理状態。

に設定すると：

0 ARM。

1人の親指。

このピンはプロセッサのリセット中にのみサンプリングされます。初期値を設定します

SCTLR.TE

VINITHI [N：0] I Cortex-A9プロセッサによる例外ベクタの位置の個別制御

リセット：

0 例外ベクタはアドレス0x00000000から始まります。

1 例外ベクタはアドレス0xFFFF0000から始まります。

このピンはプロセッサのリセット中にのみサンプリングされます。初期値を設定します

ＳＣＴＬＲ。

シグナルの説明

A.4設定信号

機密ではない

A.5セキュリティ制御信号

セキュリティ制御信号のリスト。

表A-7セキュリティ制御信号

I / Oソース名または

先

説明

CFGSDISABLE Iセキュリティコントローラいくつかのシステム制御プロセッサレジスタへの書き込みアクセスを無効にします。

0 無効です。

1 有効

3-50ページの「3.2.2 CFGSDISABLEの使用」を参照してください。

CP15SDISABLE [N：0] I Cortex-A9プロセッサの個々のシステムに対する書き込みアクセスの無効化

プロセッサレジスタ

シグナルの説明

A.5セキュリティ制御信号

機密ではない

A.6 WFEおよびWFIスタンバイ信号

WFIおよびWFEスタンバイモード信号のリスト

表A-8スタンバイおよびイベント信号待ち

I / Oソース名または

先

説明

EVENTI I外部コヒーレントエージェントWFEスタンバイモードからウェイクアップするためのCortex-A9プロセッサへのイベント入力。

EVENTO Oイベント出力。この信号は、1つのSEV命令が実行されるとアクティブになります。

STANDBYWFE [N：0] O電源コントローラCortex-A9プロセッサがWFEスタンバイモードかどうかを示します。

0 プロセッサがWFEスタンバイモードになっていません。

1 WFEスタンバイモードのプロセッサ。

STANDBYWFI [N：0] O Cortex-A9プロセッサがWFIスタンバイモードにあることを示します。

0 プロセッサがWFIスタンバイモードになっていません。

1 WFIスタンバイモードのプロセッサ。

関連参照

2.2.4 SCU CPU電力ステータスレジスタ2-28ページ。

5-83 ページの 5.3.2電源管理コントローラとの通信。

シグナルの説明

A.7電源管理信号

機密ではない

A.8 AXIインターフェイス

Cortex-A9デザインには、2つのAXIマスターポートと1つのアクセラレータコヒーレンスポート、AXIがあります。

奴隷。

このセクションには、以下のサブセクションがあります。

• A.8.1 AXI Master0信号（付録A-101）。

• A.8.2 AXI Master1の信号（付録A-105）。

• 付録A.8.3 AXI ACP信号（付録A-105）。

A.8.1 AXI Master0の信号

各信号の送信元および送信先情報を含むAXI Master0インターフェイス信号のリスト。

AXI Master0の書き込みアドレス信号

AXI Master0の書き込みアドレス信号のリスト。

表A-10 AXI Master0の書き込みアドレス信号

I / Oソース名または

先

説明

AWADDRM0 [31：0] O L2C-310または他のシステムAXI

装置

住所。

AWBURSTM0 [1：0] Oバーストタイプ

Cortex-A9プロセッサはINCRのみ発行できます（BURST = 01）

バーストを増やします。

ACPからの書き込みの場合は、バーストタイプも

固定（BURST = 00）またはラップ（BURST = 10）とこれらの値

AXI Master0ポートに転送できます。

他の値は予約済みです。

AWCACHEM0 [3：0] Oキャッシュ可能タイプに関する追加情報を提供するキャッシュ・タイプ

メモリタイプと外部キャッシュポリシーによって設定される特性。

AWIDM0 [5：0] OリクエストID

2-38ページの「AWIDMx [5：0]エンコーディング」を参照してください。

シグナルの説明

A.8 AXIインターフェイス

機密ではない

表A-10 AXI Master0の書き込みアドレス信号（続き）

I / Oソース名または

先

説明

AWLENM0 [3：0] O L2C-310または他のシステムAXI

装置

各バースト内で発生する可能性があるデータ転送の数。

AWLOCKM0 [1：0] Oロックタイプ。

AWPROTM0 [2：0] O保護タイプ。

AWREADYM0 Iアドレス準備完了。

AWSIZEM0 [1：0] Oバーストサイズ：

0b00

8ビット転送

0b01

16ビット転送

0b10

32ビット転送

0b11

64ビット転送

AWUSERM0 [8：0] O [8]初期の BRESP 。L2C-310と共に使用します。

[7]フルラインのゼロ。L2C-310と共に使用します。

[6]きれいな立ち退き。

[5]レベル1の立ち退き

[4：1]メモリタイプと内部キャッシュポリシー。AWUSERMx [8：0]を参照してください。

エンコーディングページ2-39で。

[0]人が共有しました。

AWVALIDM0 Oアドレスが有効です。

データチャネル信号を書き込む

AXI Master0の書き込みデータ信号のリスト。

表A-11 AXI Master0の書き込みデータ信号

名前入出力ソースまたは宛先説明

WDATAM0 [63：0] O L2C-310または他のシステムAXIデバイスデータの書き込み

WIDM0 [5：0] O書き込みID

WLASTM0 O最後の指示を書き込む

WREADYM0 書き込み可能

WSTRBM0 [7：0] Oライトバイトレーンストローブ

WVALIDM0 O書き込み有効

応答チャネル信号を書き込む

AXI Master0の書き込み応答信号のリスト。

シグナルの説明

A.8 AXIインターフェイス

機密ではない

表A-12 AXI Master0の書き込み応答信号

名前入出力ソースまたは宛先説明

BIDM0 [5：0] I L2C-310または他のシステムAXIデバイス応答ID

BREADYM0 O応答準備完了

BRESPM0 [1：0] I書き込みレスポンス

BVALIDM0 I応答が有効です

読み出しアドレス信号

AXI Master0の読み出しアドレス信号のリスト。

表A-13 AXI Master0の読み出しアドレス信号

I / Oソース名または

先

説明

ARADDRM0 [31：0] O L2C-310または他のシステムAXI

装置

住所

ARBURSTM0 [1：0] Oバーストタイプ：

Cortex-A9プロセッサは、次の2つのAXIのうち1つのみを発行できます。

バーストタイプ

0b01

INCRインクリメントバースト

0b10

WRAPラッピングバースト。

ACPからの読み取りの場合、バーストタイプはFIXEDでも構いません。

（BURST = 00）この値はAXI Master0に転送できます。

港。

他の値は予約済みです。

ARCACHEM0 [3：0] Oキャッシュ可能タイプに関する追加情報を提供するキャッシュタイプ

特性

ARIDM0 [5：0] OリクエストID

2-37ページの「ARIDMx [5：0]エンコーディング」を参照してください。

ARLENM0 [3：0] O転送の正確な数を示すバースト長。

ARLOCKM0 [1：0] Oロックタイプ。

ARPROTM0 [2：0] O保護タイプ

ARREADYM0 Iアドレス準備完了。

シグナルの説明

A.8 AXIインターフェイス

機密ではない

表A-13 AXI Master0の読み出しアドレス信号（続き）

I / Oソース名または

先

説明

ARSIZEM0 [1：0] O L2C-310または他のシステムAXI

装置

バーストサイズ：

0b00

8ビット転送

0b01

16ビット転送

0b10

32ビット転送

0b11

64ビット転送

ARUSERM0 [6：0] Oサイドバンド情報：

[6]投機的ラインフィル、L2C-310で使用

[5]プリフェッチヒント、L2C-310で使用

[4：1]内部属性：

0b0000

強く注文された。

0b0001

デバイス。

0b0011

通常のメモリはキャッシュ不可です。

0b0110

ライトスルー

0b0111

ライトバックいいえ書き込み割り当て。

0b1111

ライトバック書き込み割り当て。

[0]共有ビット

2-39ページの「ARUSERMx [6：0]エンコーディング」を参照してください。

ARVALIDM0 Oアドレスが有効です。

M0のための投機的読出インタフェース信号

Cortex-A9MPコアとCortex-A9MPコアの間の投機的読み取りアクセスのためのM0上のインタフェース信号のリスト

Ｌ２Ｃ − ３１０。

表A-14 M0上のL2C-310信号

名前入出力ソース説明

SRENDM0 [3：0] I L2C-310 L2C-310からの投機的ラインフィル確認。

SRIDM0 [23：0] I L2C-310からの投機的確認済みID

データチャネル信号の読み取り

AXI Master0の読み出しデータ信号のリスト。

シグナルの説明

A.8 AXIインターフェイス

機密ではない

表A-15 AXI Master0の読み出しデータ信号

名前入出力ソースまたは宛先説明

RVALIDM0 I L2C-310またはその他のシステムAXIデバイス読み出し有効

RDATAM0 [63：0] Iデータ読み出し

RRESPM0 [1：0] Iレスポンスを読む

RLASTM0 I読み取り最終指示

RIDM0 [5：0] IDを読みます

RREADYM0 O読み取り準備完了

AXI Master0クロックイネーブル信号

AXI Master0クロックイネーブル信号のリスト。

表A-16 AXI Master0クロックイネーブル信号

名前入出力ソース説明

INCLKENM0 Iクロック

コントローラ

AXIインターフェイスが次のいずれかで動作できるようにするAXIバスのクロックイネーブル。

•システムクロックの整数比。

•システムクロックの半整数比。

参照してください1.6インターフェース1-19ページを。

OUTCLKENM0 I AXIインターフェイスが次のいずれかで動作できるようにするAXIバスのクロックイネーブル。

•システムクロックの整数比。

•システムクロックの半整数比。

参照してください1.6インターフェース1-19ページを。

A.8.2 AXI Master1の信号

AXI Master1インターフェイスをインプリメントするデザインでは、AXI Master1インターフェイス信号は

AXI Master1信号がM1で終わることを除いて、AXI Master0インターフェイス信号。これはすべてのM0に適用されます。

Speculative Read Interface信号のSRENDおよびSRIDに加えてAXI信号。

A.8.3 AXI ACP信号

各信号の送信元および送信先情報を含むAXI ACPインターフェイス信号のリスト。

AXI ACPの書き込みアドレス信号

AXI ACPのAXI書き込みアドレス信号のリスト。

シグナルの説明

A.8 AXIインターフェイス

機密ではない

表A-17 AXI ACPの書き込みアドレス信号

名前入出力ソースまたは宛先説明

AWADDRS [31：0] I外部AXIマスタアドレス。

AWBURSTS [1：0] 私はバーストタイプです。

AWCACHES [3：0] Iキャッシュ可能な特性に関する追加情報を提供するキャッシュタイプ。

AWIDS [2：0] 私はIDを要求します

AWLENS [3：0] I各バースト内で発生可能なデータ転送数。

AWLOCKS [0] Iロックタイプ：

0 通常アクセス。

1 独占アクセス。

ビット[1]は未使用です。LOWに固定します。

AWPROTS [2：0] 保護タイプです。

AWREADYS Oアドレス準備完了。

AWSIZES [1：0] I外部AXIマスタバーストサイズ：

0b00

8ビット転送

0b01

16ビット転送

0b10

32ビット転送

0b11

64ビット転送

AWUSERS [4：0] Iサイドバンド情報：

[4：1]内部属性：

0b0000

強く注文された。

0b0001

デバイス。

0b0011

通常のメモリはキャッシュ不可です。

0b0110

ライトスルー

0b0111

ライトバックいいえ書き込み割り当て。

0b1111

ライトバック書き込み割り当て。

[0]人が共有しました。

2-34ページの2.3.4 AXI USER属性のエンコーディングを参照してください。

AWVALIDS Iアドレスが有効です。

データチャネル信号を書き込む

AXI ACPのAXI書き込みデータ信号のリスト。

シグナルの説明

A.8 AXIインターフェイス

機密ではない

表A-18 AXI ACPの書き込みデータ信号

名前入出力ソースまたは宛先説明

WDATAS [63：0] I外部AXIマスタ書き込みデータ

WIDS [2：0] IDを書く

WLASTS I最後の指示を書き込む

WREADYS O書き込み準備完了

WSTRBS [7：0] Iバイトレーンストローブを書き込む

WVALIDS I書き込み有効

応答チャネル信号を書き込む

AXI ACPのAXI書き込み応答信号のリスト。

表A-19 AXI ACPの書き込み応答信号

名前入出力ソースまたは宛先説明

BIDS [2：0] O外部AXIマスタ応答ID

BREADYS Iレスポンス準備完了

BRESPS [1：0] O書き込み応答

応答O有効なレスポンス

リードアドレスチャネル信号

AXI ACPのAXI読み出しアドレス信号のリスト。

表A-20 AXI ACPの読み出しアドレス信号

I / Oソース名または

先

説明

ARADDRS [31：0] I外部AXIマスタアドレス。

ARBURSTS [1：0] 私はバーストタイプです。

ARCACHES [3：0] Iキャッシュ可能な特性に関する追加情報を提供するキャッシュタイプ。

ARIDS [2：0] 私はIDを要求します

ARLENS [3：0] I各バースト内で発生可能なデータ転送数。

シグナルの説明

A.8 AXIインターフェイス

機密ではない

表A-20 AXI ACPの読み出しアドレス信号（続き）

I / Oソース名または

先

説明

ARLOCKS [1：0] I外部AXIマスターロックタイプ。

ARPROTS [2：0] I保護タイプ

ARREADYS Oアドレス準備完了

ARSIZES [1：0] Iバーストサイズ：

0b00

8ビット転送

0b01

16ビット転送

0b10

32ビット転送

0b11

64ビット転送

ARUSERS [4：0] Iサイドバンド情報：

[4：1]内部属性ビット：

0b0000

強く注文された。

0b0001

デバイス。

0b0011

通常のメモリはキャッシュ不可です。

0b0110

ライトスルー

0b0111

ライトバックいいえ書き込み割り当て。

0b1111

ライトバック書き込み割り当て。

[0]共有ビット

2-34ページの2.3.4 AXI USER属性のエンコーディングを参照してください。

ARVALIDS Iアドレスが有効です。

データチャネル信号の読み取り

AXI ACPのAXI読み出しデータ信号のリスト。

表A-21 AXI ACPの読み出しデータ信号

名前入出力ソースまたは宛先説明

RVALIDS O外部AXIマスタ読み出し有効

RDATAS [63：0] Oデータ読み出し

RRESPS [1：0] Oリードレスポンス

RLASTS O読み取り最終表示

RIDS [2：0] O読み取りID

RREADYS 私は準備ができて読みます

クロックイネーブルスレーブ信号

ACLKENS 信号はクロックイネーブルスレーブ信号です。

シグナルの説明

A.8 AXIインターフェイス

機密ではない

表A-22 ACLKENS信号

名前入出力ソースまたは宛先説明

ACLKENS Iクロックコントローラバスクロックイネーブル。2-44ページの「2.4.2 ACPインターフェイスのクロッキング」を参照してください。

シグナルの説明

A.8 AXIインターフェイス

機密ではない

A.9性能監視信号

パフォーマンスモニタリングシグナルのリスト Cortex-A9と同じ数のPMUEVENTバスがあります。

設計上のプロセッサ。

表A-23性能監視信号

名前入出力宛先説明

PMUEVENTn [57：0] O パフォーマンス監視ユニット

（PMU）または外部パフォーマンス

監視ユニット

CPUn用のパフォーマンス監視ユニットイベントバス。

皮質

-A9テクニカルリファレンスマニュアルでは、信号と

イベント

PMUIRQ [N：0] Oシステム保全性コントローラまたは

外部パフォーマンス

監視ユニット

システムメトリクスによる割り込み要求。Cortex-A9プロセッサごとに1つ。

PMUSECURE [N：0] O外部パフォーマンス

監視ユニット

Cortex-A9プロセッサのセキュリティステータスを示します。

0 非セキュア状態。

1 セキュア状態。

この信号はCoreSight Trace配信への入力を提供しません

インフラ。

PMUPRIV [N：0] O Cortex-A9プロセッサのステータスを示します。

0 ユーザーモードです。

1 特権モード

このシグナルはCoreSight Trace配信への入力を提供しません

インフラ。

シグナルの説明

A.9性能監視信号

機密ではない

A.10例外フラグ信号

DEFLAGS および SCUEVABORT シグナルはExceptionフラグシグナルです。

表A-24例外フラグ信号

名前入出力宛先説明

DEFLAGSn [6：0] Oシステムの整合性

コントローラ

データエンジン出力フラグ Cortex-A9プロセッサにデータが含まれている場合にのみ実装されます。

エンジン。

DEがNEON SIMDユニットの場合

•ビット[6]はFPSCR [27]の値を示します。

•ビット[5]はFPSCR [7]の値を示します。

•ビット[4：0]はFPSCR [4; 0]の値を示します。

DEがFPUの場合

•ビット[6]はゼロです。

•ビット[5]はFPSCR [7]の値を示します。

•ビット[4：0]はFPSCR [4; 0]の値を示します。

SCUEVABORT Oコヒーレンシライトバック中に外部アボートが発生したことを示します。SCUEVABORT

1 CLKクロックサイクルの間アサートされるパルス信号です。

FPSCRの詳細については、ARMを参照してください。

皮質

-A9浮動小数点ユニット（FPU）

テクニカルリファレンスマニュアルと ARM

皮質

-A9 NEON

™

メディア処理エンジンテクニカル

リファレンスマニュアル。

シグナルの説明

A.10例外フラグ信号

機密ではない

A.11パリティエラー信号

パリティエラー報告信号のリスト。これらの信号は、パリティが定義されている場合にのみ存在します。

PARITYFAIL 信号のセット数は、存在するCortex-A9プロセッサの数に対応します

デザインで。

表A-25エラー報告信号

名前入出力宛先説明

PARITYFAILn [7：0] Oシステムの整合性

コントローラ

Cortex-A9プロセッサn用のRAMアレイからのパリティ出力ピン。

パリティ障害を示します。

0 パリティ障害なし。

1 パリティは失敗します。

ビット[7] BTACパリティエラー。

ビット[6] GHBパリティエラー。

ビット[5]命令タグRAMパリティエラー。

Bit [4]命令データRAMパリティエラー。

ビット[3]メインTLBパリティエラー。

ビット[2] D外部RAMパリティエラー。

ビット[1]データタグRAMパリティエラー。

Bit [0]データデータRAMパリティエラーです。

PARITYFAILn は、 1CLK クロックサイクルの間アサートされるパルス信号です。

PARITYFAILSCU [N：0] O SCUタグRAMからのパリティ出力ピン。各Cortex-A9からのOR出力

設計に存在するプロセッサ。

PARITYSCU は、1 CLKクロックサイクルの間アサートされるパルス信号です。

シグナルの説明

A.11パリティエラー信号

機密ではない

A.12 MBISTインターフェース

ＭＢＩＳＴインタフェース信号は、２つのタイプ、すなわちパリティサポートを実施した信号と信号とを有することができる。

パリティサポートなしで実装されています。

このセクションには、以下のサブセクションがあります。

• A.12.1 MBISTインタフェース信号（付録A-113ページ）。

• A.12.2パリティサポート付きMBISTインタフェース信号（付録A-113ページ）。

• A.12.3パリティなしのMBISTインタフェース信号（付録A-113）。

A.12.1 MBISTインタフェース信号

MBISTインターフェース信号のリスト。

表A-26 MBISTインタフェース信号

名前入出力ソース説明

MBISTADDR [10：0] I MBISTコントローラのMBISTアドレス。

MBISTARRAY [19：0] I RAMのテストに使用されるMBISTアレイ。

MBISTENABLE I MBISTモードを有効にします。

MBISTWRITEEN Iグローバルライトイネーブル。

MBISTREADEN Iグローバルリードイネーブル。

A.12.2パリティサポート付きMBISTインタフェース信号

パリティサポートを実装したMBIST信号のリスト。いくつかのMBISTシグナルのサイズは

実装がパリティサポートを持っているかどうか。

表A-27パリティサポートを実装したMBIST信号

I / Oソース名または

先

説明

MBISTDE [63：0] I MBISTコントローラMBIST書き込みイネーブル。

MBISTINDATA [71：0] 入力MBISTデータ。

MBISTOUTDATA [287：0] O MBISTデータアウト。

A.12.3パリティなしのMBISTインタフェース信号

パリティサポートなしのMBIST信号のリストが実装されています。いくつかのMBISTシグナルのサイズは

実装がパリティサポートを持っているかどうか。

表A-28パリティサポートなしのMBIST信号を実装

名前入出力ソースまたは宛先説明

MBISTDE [63：0] I MBISTコントローラMBIST書き込みイネーブル。

MBISTINDATA [63：0] 入力MBISTデータ。

MBISTOUTDATA [255：0] O MBISTデータアウト。

ARMを参照

皮質

-A9 MBISTコントローラテクニカルリファレンスマニュアル。

シグナルの説明

A.12 MBISTインターフェース

機密ではない

A.13スキャンテスト信号

スキャンテスト信号のリスト。

表A-29スキャンテスト信号

名前入出力宛先説明

SE I DFTコントローラスキャンイネーブル：

0 無効です。

1 有効

シグナルの説明

A.13スキャンテスト信号

機密ではない

A.14外部デバッグインタフェース

送信元および宛先情報を含む外部デバッグインターフェイス信号のリスト。

このセクションには、以下のサブセクションがあります。

• A.14.1認証インターフェース（付録A-115）。

• A.14.2 APBインタフェース信号（付録A-115）。

• A.14.3クロストリガインタフェース信号（Appx-A-116）。

• A.14.4その他のデバッグインターフェイス信号（Appx-A-117）。

A.14.1認証インターフェース

認証インターフェース信号のリスト。Nの値はあなたの中のプロセッサの数より1少ないです。

設計。

表A-30認証インタフェース信号

名前入出力ソース説明

DBGEN [N：0] Iセキュリティコントローラ侵襲的デバッグイネーブル：

0 無効です。

1 有効

NIDEN [N：0] I非侵襲的デバッグイネーブル：

0 無効です。

1 有効

SPIDEN [N：0] Iセキュア特権侵襲デバッグを有効にします。

0 無効です。

1 有効

SPNIDEN [N：0] セキュア特権非侵襲的デバッグ有効化：

0 無効です。

1 有効

A.14.2 APBインタフェース信号

APBインターフェース信号のリスト。

シグナルの説明

A.14外部デバッグインタフェース

機密ではない

表A-31 APBインタフェース信号

I / Oソース名または

先

説明

PADDRDBG [x：2] I CoreSight APBデバイスのプログラミングアドレス。x：2の幅は構成によって異なります。

[12：2] 単一のCortex-A9を搭載したユニプロセッサまたはマルチプロセッサ構成

プロセッサ。

[13：2] 2つのCortex-A9プロセッサを搭載したマルチプロセッサ構成。

[14：2] 3つまたは4つのCortex-A9を備えたマルチプロセッサ構成

プロセッサ。

PADDRDBG31 I APBアドレスバスビット[31]：

0 外部デバッガアクセスではありません。

1 外部デバッガアクセス

PENABLEDBG I 2回目以降の転送サイクルを示します。

PSELDBG I外部デバッグインタフェースを選択します。

0 デバッグレジスタが選択されていません。

1 デバッグレジスタが選択されています。

PWDATADBG [31：0] I書き込みデータバス。

PWRITEDBG I APB読み取りおよび書き込み信号。

PRDATADBG [31：0] Oリードデータバス

PREADYDBG O待機状態を挿入して転送を拡張するために使用されます。

APBスレーブ準備完了 APBスレーブはPREADYをアサートして転送を延長することができます。

PSLVERRDBG O APBスレーブ転送エラー：

0 転送エラーなし。

1 転送エラー

A.14.3クロストリガインタフェース信号

CTI信号のリスト Nの値は、デザイン内のプロセッサ数より1つ少なくなります。

シグナルの説明

A.14外部デバッグインタフェース

機密ではない

表A-32クロストリガインタフェース信号

I / Oソース名または

先

説明

EDBGRQ [N：0] I外部デバッガまたはCoreSight

相互接続

外部デバッグ要求

0 外部デバッグ要求はありません。

1 外部デバッグ要求

プロセッサはEDBGRQ入力をレベルセンシティブとして扱います。の

プロセッサがアサートするまで EDBGRQ 入力をアサートする必要があります。

DBGACK 。

DBGACK [N：0] Oデバッグアクノリッジ信号

DBGCPUDONE [N：0] Oデバッグアクノリッジ信号

0 無効です。

1 有効

DBGRESTART [N：0] Iコアをデバッグ状態から終了させます。HIGHに保持する必要があります

DBGRESTARTED がディアサートされるまで。

0 無効です。

1 有効

DBGRESTARTED [N：0] Oと一緒に使用 DBGRESTART デバッグ状態との間を移動します

正常な状態です。

0 無効です。

1 有効

A.14.4その他のデバッグインタフェース信号

その他のデバッグインタフェース信号のリスト。Nの値は、プロセッサー数より1少ない

あなたのデザインに。

シグナルの説明

A.14外部デバッグインタフェース

機密ではない

表A-33その他のデバッグ信号

I / Oソース名または

先

説明

COMMRX [N：0] O外部デバッガまたは

CoreSightインターコネクト

通信チャネルの受信。

データ転送レジスタフルフラグの受信部分：

0 空です。

1 いっぱい。

COMMTX [N：0] O通信チャネルの通信数。

データ転送レジスタフルフラグの送信部分：

0 空です。

1 いっぱい。

DBGNOPWRDWN [N：0] OデバッガはCortex-A9プロセッサの電源を切らないように要求しました。

DBGSWENABLE [N：0] I LOWのとき、外部デバッグエージェントのみがデバッグレジスタを変更できます。

0 無効です。

1 有効拡張cp14を介したソフトウェアによるアクセス

インターフェイスは許可されています。外部cp14と外部デバッグアクセス

許可されています。

DBGROMADDR [31:12] I CoreSightシステム

構成

ROMテーブル物理アドレスのビット[31:12]を指定します。

アドレスを決定できない場合は、この信号をゼロに固定してください。

DBGROMADDRV 用I有効な信号DBGROMADDR。

アドレスを決定できない場合は、この信号をLOWに接続してください。

DBGSELFADDR [31:15] I 2から補数の符号付きオフセットのビット [31:15] を指定します。

ROMテーブルの物理アドレスから物理アドレスへのデバッグ

レジスタはメモリマップされています。

オフセットを決定できない場合は、この信号をゼロに固定してください。

DBGSELFADDRV 用I有効な信号DBGSELFADDR 。

オフセットを決定できない場合は、この信号をLOWに接続してください。

シグナルの説明

A.14外部デバッグインタフェース

機密ではない

A.15 PTMインタフェース信号

PTMインタフェース信号のリスト Cortex-A9と同じ数のPTMインタフェース信号バスがあります。

設計上のプロセッサ。

表A-34 PTMインタフェース信号

I / Oソース名または

先

説明

WPTFIFOEMPTYN O PTMデバイスPTMインターフェイスFIFOに投機的なウェイポイントはありません。

WPTCOMMITn [1：0] Oこのサイクルをコミットしたウェイポイントの数。有効であることを示すのは有効です

ウェイポイントし、同じサイクルでそれをコミットします。

WPTCONTEXTIDn [31：0] OウェイポイントのコンテキストID。

この信号は、ウェイポイントのコンディションコードに関係なく真実でなければなりません。

WPTENABLEn Iウェイポイントを有効にします。設定すると、Cortex-A9プロセッサが出力できるようになります。

ウェイポイント。

WPTEXCEPTIONTYPEn [3：0] O例外の種類：

0b0001

デバッグを停止します。

0b0010

セキュアモニタ

0b0100

不正確なデータの中止。

0b0101

T2EEトラップ

0b1000

リセットしてください。

0b1001

UNDEF

0b1010

SVC

0b1011

プリフェッチアボート/ソフトウェアブレークポイント。

0b1100

正確なデータアボート/ソフトウェアウォッチポイント。

0b1110

IRQ

0b1111

FIQ

WPTFLUSHn Oコア例外FIFOからの信号をフラッシュします。まだコミットされていないウェイポイントはすべて

フラッシュしました。

WPTLINKn Oウェイポイントは分岐で、リンクレジスタを更新します。

WPTTYPE [2：0]が直接分岐または間接分岐の場合のみHIGH 。

シグナルの説明

A.15 PTMインタフェース信号

機密ではない

表A-34 PTMインターフェイス信号（続き）

I / Oソース名または

先

説明

WPTnSECUREn O PTMデバイスウェイポイントに続く命令は、非セキュア状態で実行されます。あ

NSビットが設定されていて、プロセッサが動作していない場合、命令は非セキュア状態です。

セキュアモニタモード

WPTPCn [31：0] Oウェイポイントの最後に実行されたアドレスインジケータ。

例外の場合、これは基本LRです。

トレースしてはいけない場合、リセット例外の場合は0でなければなりません。

ウェイポイントはリセット例外です。

WPTT32LINKn O Thumb状態のときに最後に実行されたアドレスのサイズを示します。

0 16ビット命令。

1 32ビット命令

WPTTAKENn Oウェイポイントが条件コードを渡しました。アドレスは関係なく、まだ使用されています

このシグナルの値

分岐を除くすべてのウェイポイントに設定する必要があります。

WPTTARGETJBITn ウェイポイント宛先用のOJビット。

WPTTRACEPROHIBITEDがアサートされている場合、この信号はLOWです。

WPTTARGETPCn [31：0] Oウェイポイントターゲットアドレス：

•Tビットが0の場合、ビット[1]は0でなければなりません。

•Jビットがゼロの場合、ビット[0]はゼロでなければなりません。

WPTTYPEが禁止またはデバッグの場合、値はゼロです。

ウェイポイント宛先用の WPTTARGETTBITn OTビット

WPTTRACEPROHIBITEDがアサートされている場合、この信号はLOWです。

シグナルの説明

A.15 PTMインタフェース信号

機密ではない

表A-34 PTMインターフェイス信号（続き）

I / Oソース名または

先

説明

WPTTRACEPROHIBITEDn PTMデバイストレースはウェイポイントターゲットに対して禁止されています。

禁止地域への進入を示します。トレースするまで、これ以上ウェイポイントはトレースされません。

再開することができます。

PTMクロックを停止できることを示します。

NIDENとDBGENが両方とも同じ場合、この信号は恒久的にアサートされなければなりません。

飛行中のウェイポイントがコアを出た後のLOW。例外または

入力への変更が確実に行われたことを確認するために、シリアルブランチが必要です。

サンプリングしました。

WPTTRACEPROHIBITEDでは 1つのWPTVALID サイクルしか見られない

セット。

トレースはこのウェイポイントで停止し、次に表示されるウェイポイントはIsyncパケットです。

WPTTYPEn [2：0] Oウェイポイントタイプ。

0b000

ダイレクトブランチ

0b001

間接分岐

0b010

例外。

0b011

DMB

0b100

デバッグエントリ/トレース禁止

0b101

デバッグ出口。最初の命令のアドレスが必要です。

0b110

無効。

0b111

無効。

WPTVALID がHIGHのときだけ有効な状態になる必要があります。

デバッグエントリの後にデバッグ出口が続く必要があります。

注意

デバッグ出口は命令の実行を反映しません。

WPTVALIDn Oウェイポイントが有効であることが確認されました。

シグナルの説明

A.15 PTMインタフェース信号

機密ではない

付録B

改訂

この付録では、本書のリリースされた号の技術的な変更点について説明します。

内容は次のとおりです。

• B.1改訂Appx-B-123。

機密ではない

B.1改訂

この本の各号の間の変化。

表B-1発行A

地域を変更

最初のリリース -

表B-2発行Aと発行Bの相違点

地域を変更

GIC（PL390）と

Cortex-A9割り込みコントローラ

3-47ページの第3章「割り込みコントローラ」。

パリティエラーオプションに、1-15ページの 1.3設定可能なオプションが追加されました。

データの一貫性を参照しながらSCUの役割を明確にする

そして命令キャッシュコヒーレンシの非サポート

SCU約2.1 2-25ページ。

排他的アクセスとアドレスに関する追加情報

フィルタリング

2.2.2 SCU制御レジスタ（2-27ページ）

SSACの説明を訂正しました。「2.2.9 SCU非セキュアアクセス制御レジスタ」（2-34ページ）。

SSACのビット割り当てで、「2.2.9 SCU非セキュアアクセス制御レジスタ」（2-34ページ）が修正されました。

STI（ソフトウェアトリガ割り込み）をSGI（ソフトウェア）に変更

発生した割り込み

3-47ページの第3章割り込みコントローラ全体。

3-47ページの第3章「割り込みコントローラ」の全体を通して、INTIDの説明が拡張および明確化されました。

リセット情報を追加4.2.1プライベートタイマーとウォッチドッグレジスタの概要（4-64ページ）

AXIトランザクションIDセクションの拡張2.3.3 AXIトランザクションID （2-37ページ）

AXI USERのエンコーディングセクションに2.3.4 AXI USERの属性エンコーディング（2-38ページ）を追加

EVENTI 情報拡張および EVENTO 情報

追加しました

2.5 WFE / SEVを使った外部エージェントとのイベント通信

2-46ページ

CLUSTERID [3：0]の説明を訂正A.4構成信号（付録A-95）。

DBGEN [3：0]の説明に、付録A.14.1認証インタフェース（Appx-A-115）を追加しました。

発行Bと発行Cの違い

表B-3発行Bと発行Cの相違点

地域を変更

設計変更により、 1.9製品の改訂が1-23ページに記載されています。

プライベートメモリマップの新しいエントリ4.2プライベートタイマとウォッチドッグレジスタ（4-64ページ）

タイマとウォッチドッグの名前をプライベートタイマとウォッチドッグに変更4.2プライベートタイマとウォッチドッグレジスタ（4-64ページ）

構成可能オプションとして追加されたTLBサイズ1.3 1-15ページの「構成可能オプション」。

タイミング図に2.3.7 AXIマスターインターフェイスのクロッキングを追加した（2-41ページ）

CPUCLKOFF および DECLKOFF が、パワーオンリセット5.2.2 Cortex-A9 MPCoreパワーオンリセット（5-77ページと A）に追加されました。

4構成信号（Appx-A-95ページ）。

B改訂

B.1改訂

機密ではない

表B-3発行Bと発行Cの相違点（続き）

地域を変更

タグRAMのサイズ値の訂正2.2.3 SCUコンフィギュレーションレジスタ（2-28ページ）

SCU電源ステータスレジスタのレイアウトの変更2.2.4 SCU CPU電源ステータスレジスタ（2-29ページ）

追加のPPI Cortex-A9プロセッサごとに5つのPPIがあります

インタフェース

3.1.2割り込み分配器の割り込みソース（3-48ページ）

3-56 ページの「3.3.9 PPIステータスレジスタ」に PPI（4）を追加。

INTは、3-57ページの「 IRQS 3.3.10 SPIステータスレジスタ」に名前を変更しました。A.3割り込み

ページAPPX-A-94に。

第5章が改名されました。それは「プライベートタイマーとウォッチドッグ」でした

レジスタ」

第4章グローバルタイマ、プライベートタイマ、およびウォッチドッグレジスタ

4-62ページを参照してください。

第1章に含まれるL2インタフェースの章

nIRQOUT [N：0] および nFIQOUT [N：0]に、付録A.3割り込み（付録A-94）を追加しました。

MAXCLKLATENCY [2：0]に、付録 A.4構成信号（Appx-A-95）を追加しました。

BISTCLAMP は付録Appx-A-99の A.7電源管理信号を削除しました。

AXIの説明は、付録 A.8 AXIインターフェイスを修正および拡張したもの（Appx-A-101）です。

AXI Master1の説明を削除しました。

AWLOCKS [1：0] は AWLOCKS [0]に修正されました。AX- ACPのアドレス信号の書き込み（付録A-105）。

ARIDS [5：0] は ARIDS [2：0]に修正されました。アドレスチャネルの信号を読む（付録A-107ページ）。

パフォーマンス監視信号拡張および新規信号

追加しました。

A.9性能監視信号（付録A-110ページ）。

SCUEVABORT はからPerformance Monitoringに移動しました

パリティエラー信号セクション

A.9性能監視信号（付録A-110ページ）。

SCANMODEが削除されましたA.13スキャンテスト信号（Appx-A-114）。

PRDATADBG を PRDATADBG [31：0]に修正A.14.2 APB -A-115ページの APBインタフェース信号。

WPTT32nT16n は、Appx -A-119ページの「 WPT32LINKn A.15 PTMインターフェイス信号」に変更されました。

発行Cと発行Dの違い

表B-4発行Cと発行Dの相違点

地域を変更

グローバルタイマーの位置が変更されました。他のタイマーはprivateという名前に変更されました

タイマー。

1.1.2 1-12ページの設定例

表1-1 AXIマスタインタフェースの属性は、移動2.3.1 AXI発行機能を2-36ページ

表1-2 ARIDエンコーディングの移動2.3.3 AXIトランザクションID （2-37ページ）

表1-3 AWIDMxエンコーディングの移動2.3.3 AXIトランザクションID （2-37ページ）

コンプライアンスコンテンツの移動と拡張1.7.1 Cortex-A9 MPCoreコヒーレンシについて（1-20ページ）

機能リストを削除 -

設定可能なオプションには、プリロードエンジンオプションと

ARM_BIST

1.3設定可能なオプション（1-15ページ）

B改訂

B.1改訂

機密ではない

表B-4発行Cと発行Dの相違点（続き）

地域を変更

インターフェースセクション「拡張1.6インターフェース」（1-19ページ）

プライベートメモリ領域の章を削除 -

Private Memory Regionのコンテンツが再配置されました。表が追加さ1.5プライベートメモリ領域を1-17ページ

1-17ページの SLVERRからDECERR 1.5専用メモリ領域への変更

インターフェースセクション「拡張1.6インターフェース」（1-19ページ）

MPCoreに関する考慮事項セクションに1.7 MPCoreに関する考慮事項（1-20ページ）を追加

表1-4 ARUSERMx [6：0]に移動ARUSERMxを[6：0]のエンコーディングページ2-39に

表1-5 AWUSERMx [8：0] エンコーディングの移動AWUSERMx [8：0]エンコーディング（2-39ページ）

表1-6コアモードとAPROTの値が削除された -

図1-2移動した6.1外部デバッグインタフェース信号（6-87ページ）

図1-3 3対1のタイミング比移動した5.1クロック（5-76ページ）

図1-4は、移動三対2の比率でINCLKENためのタイミング図をページ2-41に

図1-5 5対2の比率を持つINCLKENのタイミング図（2-41ページ）

図1-6 3対2の比率のOUTCLKENのタイミングチャート

2-41ページ

図1-7 5対2の比を持つOUTCLKENのタイミング図（2-42 ページ）

図1-8 5対2の比率を持つOUTCLKENのタイミング図（2-42 ページ）

図1-9「5.3.3 Cortex-A9 MPCore電源ドメイン」の移動と名前の変更

表1-7構成可能なオプションの移動1.3構成可能なオプション（1-15ページ）

表1-8 PADDRDBGの幅の置き換えと拡張6.2 Cortex-A9 MPCore APBデバッグインターフェイスとメモリマップ

6-88ページ

表1-9 Cortex-A9 MPCoreのリセット信号の移動5.2.1リセットの組み合わせ（5-77ページ）

表1-10 Cortex-A9 MPCoreの電力モードの移行5.3.1個々のCortex-A9プロセッサの電力管理

5-81ページ

表2-1 Cortex-A9 MPCoreメモリ領域を1.5プライベートメモリ領域に移動（1-17ページ）

ACP動作の説明の移動と拡張2.4アクセラレータコヒーレンシポート（2-44ページ）

設計変更リスト1.9 ページの拡張1.9製品の改訂。

Snoop Control Unitの章を更新し、以下を含むように拡張しました

詳細なインターフェースの説明

第2章スヌープコントロールユニット（2-24ページ）

SCUレジスタの更新2.2.1 SCUレジスタの概要（2-26ページ）

インタフェース2.2.2 SCU制御レジスタ（2-27ページ）

表3-1移動および修正されたSCUレジスタの概要2.2.2「2-2.1 SCUレジスタの概要」

表3-2は、2.2.2 SCU制御レジスタ（2-27ページ）の移動および名称変更を示しています。

図3-1 SCU制御レジスタのフォーマットを移動し、タイトルを変更しました。2-22 ページの「2.2.2 SCU制御レジスタ」

表3-3移動およびタイトル変更したセクション2.2.3「SCUコンフィギュレーションレジスタ」（ページ2-28）

図3-2移動および名称変更したページ 2.2.3「2.2.3 SCU構成レジスタ」

B改訂

B.1改訂

機密ではない

表B-4発行Cと発行Dの相違点（続き）

地域を変更

表3-4は、2.2.4 SCU CPU電源ステータスレジスタ（2-29ページ）を移動および名称変更したものです。

図3-3は、2.2.4 SCU CPU電源ステータスレジスタ（2-29ページ）を移動したものです。

表3-5は2.2.5 SCUがSecure State Register内のすべてのレジスタを無効にする

2-31ページ

図3-4 SCUが非セキュア状態のすべてのレジスタを無効にする

フォーマットを削除しました

表3-5削除 -

図3-5セキュア状態フォーマットのSCUによる全レジスタ無効化

動いた

2.2.5 SCUがセキュアステートレジスタ内のすべてのレジスタを無効にする

2-31ページ

表3-6移動した2.2.5 SCUによるセキュア状態レジスタ内のすべてのレジスタの無効化

2-31ページ

図3-6移動した2.2.6 ページの「2.2.6フィルタリング開始アドレスレジスタ」

表3-7移動した2.2.6フィルタ開始アドレスレジスタ（2-31ページ）

図3-7「2.2.7フィルタ終了アドレスレジスタ」（ページ2-32）

表3-8移動した2.2.7フィルタ終了アドレスレジスタ（2-32ページ）

図3-8移動した2.2.8 SCUアクセス制御レジスタ（SAC）（2-33ページ）

表3-9 2.2.8 SCUアクセス制御レジスタ（SAC）2-33ページ

図3-9「2.2.9 SCUノンセキュアアクセス制御レジスタ」（ページ2-34）

表3-10 2.2.9 SCUノンセキュアアクセス制御レジスタ（2-34ページ）

GICアーキテクチャの内容を繰り返しているコンテンツの削除第3章3-47ページの割り込みコントローラ

残りのInterrupt Controller コンテンツの再編成

4.2 TrustZone

名前変更および仕様内容のサポート

削除されました

3.2セキュリティ拡張機能のサポート（3-50ページ）

4.3割り込みディストリビュータについて -

4.4割り込み分配器の割り込みソースを削除 -

4.5 Cortex-A9プロセッサインタフェースの削除 -

割り込みセキュリティレジスタを削除 -

セットレジスタの有効化を削除 -

クリアレジスタの削除を有効にする -

保留中のセットレジスタが削除されました -

保留中のクリアレジスタの削除 -

アクティブステータスレジスタが削除されました -

割り込み優先順位レジスタの削除 -

割り込みプロセッサターゲットレジスタの削除 -

割り込み設定レジスタの削除 -

ソフトウェア生成割り込みレジスタが削除されました -

B改訂

B.1改訂

機密ではない

表B-4発行Cと発行Dの相違点（続き）

地域を変更

CPUインタフェース制御レジスタを削除 -

割り込み優先順位マスクレジスタの削除 -

バイナリポイントレジスタを削除 -

割り込み確認レジスタを削除 -

割り込み終了レジスタの削除 -

実行中の優先順位レジスタが削除されました -

最高保留中の割り込みレジスタが削除されました -

第5章タイマおよびウォッチドッグレジスタの更新と修正第4章グローバルタイマ、プライベートタイマ、およびウォッチドッグレジスタ

4-62ページ

5.1タイマブロックとウォッチドッグブロックの名前変更4.1プライベートタイマブロックとウォッチドッグブロックについて（4-63ページ）

表5-1移動4.2.1プライベートタイマーとウォッチドッグレジスタのまとめ（4-64ページ）

5.2タイマーとウォッチドッグのレジスタが移動し、名前を変更4.2.1プライベートタイマとウォッチドッグのレジスタの概要をページ4-64に

表4-1の下に追加のプライベートタイマー行動について注意4.2.1プライベートタイマとウォッチドッグのレジスタ概要ページ4-64に

タイマ制御レジスタの訂正事項セクション4.2.4プライベートタイマ制御レジスタ（4-65ページ）

タイマ割り込みステータスレジスタの修正4.2.5「プライベートタイマ割り込みステータスレジスタ」（4-66ページ）

割り込みID 29に関連した動作の説明4.2.5プライベートタイマー割り込みステータスレジスタ（4-66ページ）

コンパレータ値レジスタ、0x10と0x14が移動し、

修正済み

4.4.5コンパレータ値レジスタ、4- 10ページの 0x10と0x14

自動インクリメントレジスタ、0x18の移動と修正4.4.6自動インクリメントレジスタ、0x18 （4-73ページ）

5.3グローバルタイマについて移動および修正4.3「グローバルタイマについて」（4-70ページ）

グローバルタイマ制御レジスタのセクションに4.4.3「グローバルタイマ制御レジスタ」を追加しました。

グローバルタイマ割り込みステータスレジスタが追加されました（4-73ページ） 4.4.4グローバルタイマ割り込みステータスレジスタ

説明の変更および拡張された説明をリセットします。

更新された信号リストすべての信号リストに追加された送信元または送信先列

nNEONRESET [N：0]がnDERESET [N：0]に置き換わります。A.2 制御信号のリセットとリセット付録A-92

NEONCLCKOFFはDECLCKOFF置き換えA.4構成信号ページAPPX-A-95上を

CPUCLCKOFF [N：0] はCPUCLOCKOFF [N：0]を置き換えます

システムに代わるCP15 c15構成ベースアドレスレジスタ

制御設定ベースレジスタ

NEONCLAMPはDECLAMP A.7に代わるものです電源管理信号（Appx-A-99）

電源制御信号の説明を修正し、明確にしました。

SCUIDLE 信号が追加されました

重複したAXIユーザーエンコーディングが削除されました付録A.8.1 AXI Master0信号付録A-101

ARUSERM0 [6：0] 訂正読み取りアドレス信号（Appx-A-103）

投機的読み出しインタフェース信号のセクションにM0の投機的読み出しインタフェース信号を追加付録A-104

[4：0]でAWUSERS [4：0] に補正[4：1] AXI ACPのアドレス信号を書き込みページAPPX-A-105に

B改訂

B.1改訂

機密ではない

表B-4発行Cと発行Dの相違点（続き）

地域を変更

MPE A.9に代わるNEON SIMDユニット性能モニタ信号付録A-110

PMUEVENT サイズは57ビットになります

DEFLAGS と SCUEVABORT には別のテーブルがあります。A.10ページの例外フラグのシグナル付録A-111

PARITYSCU [3：0]はPARITYFAILSCU [N：0]になります。A.11パリティ・エラー信号（Appx-A-112）

MBISTBE [31：0]は、 MBISTBE [32：0]になります。A.12.2パリティサポート付きMBISTインタフェース信号

ページAppx-A-113

説明DBGSWENABLE [N：0]修正A.14.4その他のデバッグインタフェース信号ページAPPX-A-117に

DBGSELFADDRビットを[31:15]に修正

WPTCOMMITnビットを[1：0]に修正A.15 PTMインタフェース信号（Appx-A-119）

WPTENABLEはに補正 WPTENABLEn

WPT32LINKnをWPTT32LINKnに修正

WPTTARGETTBITに関するステートメントの削除

表B-5 DとFの違い

文書タイトルをAMBAに修正

レベル2キャッシュコントローラ

（L2C-310）テクニカルリファレンスマニュアル

追加の読み物

PL310はずっとL2C-310に修正済み -

対称構成が均一構成に修正1.1 Cortex-A9 MPCoreプロセッサについて（1-12ページ）

タグRAMのキャッシュラインディレクトリ名が変更されました1.1.2構成例（1-12ページ）

1.7.1 Cortex-A9 MPCoreの一貫性について1-20ページの「一貫性の説明」をわかりやすくするために書き換えました。

SCU制御レジスタの訂正2.2.2 SCU制御レジスタ（2-27ページ）

値が修正2.3.1 AXI発行機能を2-36ページ

理論上の最大値に関するメモに、2.3.1 AXI発行機能を追加しました。

INCR値の修正2.3.2「Cortex-A9 MPCore AXIトランザクション」（2-37ページ）

追加された取引に関する注意

データラインフィルバッファで修正された2.3.3 AXIトランザクションID （2-37ページ）

比率についての明確化を追加2.3.7 AXIマスタインタフェースのクロッキングをページ2-41に

削除された間違った相互参照第3章割り込みコントローラページ3-47の

GICアーキテクチャ名に揃えたレジスタ名第3章3-47ページの「割り込みコントローラ」

アクセス記述を修正3.1割り込みコントローラについて（3-48ページ）

割り込み要因に関する訂正された情報3.1.2割り込みマネージャの割り込み要因（3-48ページ）

シングルプロセッサ設計に関するパラグラフは、3.3.7割り込みプロセッサターゲットレジスタ（3-56ページ）を移動しました。

2行目が修正されました3.3.1販売店登録の概要（3-51ページ）

「割り込み構成レジスタ」セクション（3-56ページ）「 3.3.8割り込み構成レジスタ」

表3-5に追加された値列3.3-5ページの「 3.3.4配給者実施者識別レジスタ」

B改訂

B.1改訂

機密ではない

表B-5 DとFの違い（続き）

入力が明確になりました。3.3.9 PPIステータスレジスタ（3-56ページ）

図3-6の下のアドレスオフセット文は削除されています3.3-5ページの「 3.3.10 SPIステータスレジスタ」

PrimeCell Identification Registersセクションが削除されました -

機能リストに追加されたプリスケーラの説明4.1プライベートタイマーとウォッチドッグブロックについて（4-63ページ）

リファレンスクロックとして PERIPHCLKが追加されました。4.2.4「プライベートタイマ制御レジスタ」（4-65ページ）

グローバルタイマーの動作機能が追加されました（4.3グローバルタイマーについて）（4-70ページ）

コンパレータレジスタオフセットに4-7 ページの 4.4.5コンパレータ値レジスタ、0x10および0x14 を追加

非同期インタフェースに関する情報は追加されていません。5.1クロック（5-76ページ）

リセット説明が拡大し、明確化5.2リセットのページ5-77に

IEMセクションを削除5.3電源管理（5-81ページ）

書き換えおよび拡張スタンバイモードページ5-82の

WFIがスタンバイ5.3に変更されました電源管理（5-81ページ）

主プロセッサが主プロセッサに置き換えられました5.3.4マルチプロセッサの起動について（5-84ページ）

信号名に欠けている[N：0]が追加されています。A.2付録A.2制御信号のリセットとリセット

信号の説明を訂正したA.6 WFEおよびWFIスタンバイ信号（Appx-A-98）

A.6 WFEおよびWFIのスタンバイ信号（Appx-A-98）

STATICは、AXI Master0の FIXED Writeアドレス信号に置き換えられました。付録A-101

AWBURSTM0 [1：0]の説明が拡張されました

AWCACHEM0 [3：0]の説明を拡大

AWLENM0 [3：0]を修正、AXI情報の繰り返しを削除

AWLOCKM0 [1：0]を修正、AXI情報の繰り返しを削除

AWUSERM0 [8：0]の説明を修正

ARBURSTM0 [1：0] 修正および拡張された読み出しアドレス信号（Appx-A-103）

ARLENM0 [3：0]が修正され、AXI情報が繰り返し削除されているアドレス信号の読み出しページAppx-A-103

ARLOCKM0 [1：0]が修正され、AXI情報が繰り返し削除されました。アドレス信号の読み出しページAppx-A-103

AWBURSTS [1：0] 修正、繰り返しAXI情報の削除AXI ACPの書き込みアドレス信号（Appx-A-105）

AWLENS [3：0]の説明を拡張および修正AXI ACPの書き込みアドレス信号（Appx-A-105）

STATICはFIXEDに置き換えられました。読み取りアドレスチャネル信号（Appx-A-107）

ARBURSTS [1：0]を修正、AXI情報の繰り返しを削除

ARLENS [3：0]を修正、AXI情報の繰り返しを削除

ARLOCKS [1：0]を修正、AXI情報の繰り返しを削除

SCUEVABORTの説明を訂正A.10 ページの例外フラグ信号Appx-A-111

B改訂

B.1改訂

機密ではない

表B-6発行Fと発行Gの相違点

場所の変更による影響

リードアドレス信号の正しいセクションのタイトル、アドレス信号を読むページAPPX-A-103の上のすべてのリリース

ACPインターフェイスクロッキングがアクセラレータに移動

コヒーレンシポートセクション

2.4.2 ACPインターフェイスクロッキング（2-44ページ）- すべてのリリース

読み出しアドレスチャネルの正しい説明読み出しアドレスチャネル信号（Appx-A-107）すべてのリリース

クロックイネーブルスレーブの正しい説明

信号

クロックイネーブルスレーブ信号（Appx-A-108）すべてのリリース

電源管理スタンバイモードセクション

更新しました

スタンバイモード（5-82ページ）すべてのリリース

割り込みコントローラの動作を更新します。3.1.4 Cortex-A9 MPCore 1-N割り込みモデル処理（3-49ページ）すべてのリリース

AXIマスターインターフェイスのタイミング図を更新します。2.3.7 AXIマスターインターフェイスのクロッキング（2-41ページ）すべてのリリース

SCUレジスタサマリテーブルを

セキュリティ状態を含める

2.2.1 SCUレジスタの概要（2-26ページ）すべてのリリース

タグRAMのサイズに関する情報を更新しました。2.2.3 SCUコンフィギュレーションレジスタ（2-28ページ）すべてのリリース

SCU Invalidate Allの説明を更新しました

セキュア状態のレジスタ

2.2.5 SCUによるセキュア状態レジスタ内のすべてのレジスタの無効化（2-31ページ）すべてのリリース

SACおよびSNSAC 2.2.8 SCUアクセス制御レジスタ（SAC）（2-33ページ）および 2.2.9 SCUの説明を更新

非セキュアアクセス制御レジスタ（2-34ページ）

すべてのリリース

ACP機能の説明を更新

制限

ACP機能の制限事項（2-44ページ）すべてのリリース

割り込みコントローラの説明を更新3.1割り込みコントローラについて（3-49ページ）

3.1.2割り込み分配器の割り込みソース（3-48ページ）

3.1.3割り込みディストリビュータの調停（3-49ページ）

すべてのリリース

ICDDCRの使用制限を更新しました。3.3.2 ディストリビュータ制御レジスタ（3-52ページ）すべてのリリース

更新されたSCU CPU電力ステータスレジスタ

値をリセット

2.2.4 SCU CPU電源ステータスレジスタ（2-29ページ）すべてのリリース

表B-7発行Gと発行Hの相違点

場所の変更による影響

TLB、BTAC、GHBのサイズ、および

命令マイクロTLBのエントリ数

1.3設定可能なオプション（1-15ページ）r4p0

ディストリビュータレジスタの概要で更新割り込み優先度レジスタ3.3.1ディストリビュータレジスタの概要ページ3-51上のすべてのリリース

表B-8発行Hと発行Iの相違点

場所の変更による影響

改訂番号のみが変更されます。 - r4p1

B改訂

B.1改訂

機密ではない

表B-9発行Iと発行10の相違点

場所の変更による影響

2進数の形式が変更されました。を通してr4p1

MPEコメントを脚注にしました。1.3設定可能なオプション（1-15ページ） r4p1

脚注になされたFPUのコメント。1.3設定可能なオプション（1-15ページ） r4p1

パリティエラー検出コメントの作成をサポート

脚注。

1.3設定可能なオプション（1-15ページ）r4p1

PERIPHBASE [31:13] 予約説明が更新されました1.5プライベートメモリ領域（1-17ページ） r4p1

SCUイネーブルパラメータの説明が修正されました。2.2.2 SCU制御レジスタ（2-27ページ） r4p1

CPU3コメントを脚注にしました。2.2.8 SCUアクセス制御レジスタ（SAC）（2-33ページ）r4p1

SNSACレジスタのビット割り当てラベリングが修正されました。2.2.8「SCUアクセス制御レジスタ（SAC）」（p。2-33）r4p1

SNSACレジスタのビット割り当てCPU0の説明、

脚注を追加しました。

2.2.8 SCUアクセス制御レジスタ（SAC）（2-33ページ）r4p1

ARUSERMx [0] パラメータの説明を修正2.3.4 AXI USER属性のエンコーディング（2-38ページ） r4p1

ICDISRn ディストリビュータ登録サマリーコメントがありました

脚注に。

3.3.1ディストリビュータレジスタの概要（3-51ページ）r4p1

ICDICFRn ディストリビュータ登録サマリーコメントがありました

脚注。

3.3.1ディストリビュータレジスタの概要（3-51ページ）r4p1

使用制限の説明を追加しました。3.3.2ディストリビュータ制御レジスタ（3-52ページ）r4p1

ICDICTR IT行番号エンコード0b00000コメント

脚注にする

3.3.2ディストリビュータ制御レジスタ（3-52ページ）r4p1

プロセッサインタフェースレジスタの概要0x01C脚注

追加しました。

3.4.1プロセッサインタフェースレジスタの概要（3-60ページ）r4p1

バンクされているレジスタを表示するために追加された列。4.4.1グローバルタイマレジスタの概要（4-71ページ）r4p1

自動インクリメントとコンプイネーブルビットの注釈が追加されました。4.4.2グローバルタイマカウンタレジスタ、0x00および0x04

4-71ページ

r4p1

CLKを停止し、PERIPHCLKステップを追加しました。5.2.2 Cortex-A9 MPCoreのパワーオンリセット（5-77ページ）r4p1

開始CLKとPERIPHCLKステップが追加されました。5.2.2 Cortex-A9 MPCoreのパワーオンリセット（5-77ページ）r4p1

nIRQ [N：0]の説明が更新されました。A.3割り込み（Appx-A-94） r4p1

nFIQ [N：0]の説明を更新しました。A.3割り込み（Appx-A-94） r4p1

PWRCTL11 [1：0] 、 PWRCTL12 [N：0] 、

PWRCTL13 [N：0]の説明を修正しました。

A.7電源管理信号（APPX-A-99 r4p1）

脚注にNEONCLAMP [N：0]のコメントを追加。A.7電源管理信号（APPX-A-99 r4p1）

ABURSTM0 [1：0] 信号の説明が修正されました。A.8.1 AXI Master0の信号（APPX-A-101 r4p1）

MBISTBE [32：0] 信号を MBISTDE [63：0]に修正A.12.2パリティサポート付きMBISTインタフェース信号

ページAppx-A-113

r4p1

MBISTBE [25：0] 信号を MBISTDE [63：0]に修正A.12.3パリティなしのMBISTインタフェース信号

ページAppx-A-113

r4p1

B改訂

B.1改訂

機密ではない

原文